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관통 실리콘 비아를 이용한 전류 측정 소자, 이의 제조 방법 및 이를 포함하는 전류 측정 회로
- 기술번호 : KST2015115112
- 담당센터 : 대전기술혁신센터
- 전화번호 : 042-610-2279
| 요약 | 전류 측정 소자는 제1 관통 실리콘 비아, 제2 관통 실리콘 비아들, 제3 관통 실리콘 비아들 및 전도성 패턴들을 포함한다. 제1 관통 실리콘 비아는 기판의 일면으로부터 다른 일면으로 관통하여 형성된다. 제2 관통 실리콘 비아들은 기판을 관통하여 형성된다. 제3 관통 실리콘 비아들은 제2 관통 실리콘 비아들에 비하여 제1 관통 실리콘 비아로부터 더 멀리 위치하도록 기판을 관통하여 형성된다. 전도성 패턴들은 제2 관통 실리콘 비아들 및 제3 관통 실리콘 비아들을 경유하는 코일 구조의 도전 경로를 형성하도록 제2 관통 실리콘 비아들과 제3 관통 실리콘 비아들을 서로 연결한다. 따라서 전류 측정 소자는 제1 관통 실리콘 비아를 통하여 흐르는 입력 전류에 응답하여 코일 구조의 도전 경로 상에 형성되는 유도 전압에 기초하여 입력 전류의 세기를 정밀하게 측정할 수 있다. |
|---|---|
| Int. CL | G01R 19/165 (2006.01) |
| CPC | G01R 19/165(2013.01) G01R 19/165(2013.01) G01R 19/165(2013.01) G01R 19/165(2013.01) |
| 출원번호/일자 | 1020100131095 (2010.12.21) |
| 출원인 | 한국과학기술원 |
| 등록번호/일자 | 10-1127478-0000 (2012.03.09) |
| 공개번호/일자 | |
| 공고번호/일자 | (20120322) 문서열기 |
| 국제출원번호/일자 | |
| 국제공개번호/일자 | |
| 우선권정보 | |
| 법적상태 | 소멸 |
| 심사진행상태 | 수리 |
| 심판사항 | |
| 구분 | 신규 |
| 원출원번호/일자 | |
| 관련 출원번호 | |
| 심사청구여부/일자 | Y (2010.12.21) |
| 심사청구항수 | 16 |
출원인
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 한국과학기술원 | 대한민국 | 대전광역시 유성구 |
발명자
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 김정호 | 대한민국 | 대전광역시 유성구 |
| 2 | 김희곤 | 대한민국 | 대전광역시 유성구 |
| 3 | 성하진 | 대한민국 | 대전광역시 유성구 |
| 4 | 박준서 | 대한민국 | 대전광역시 유성구 |
대리인
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 박영우 | 대한민국 | 서울특별시 강남구 논현로 ***, *층 **세기특허법률사무소 (역삼동, 세일빌딩) |
최종권리자
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 한국과학기술원 | 대전광역시 유성구 |
| 번호 | 서류명 | 접수/발송일자 | 처리상태 | 접수/발송번호 |
|---|---|---|---|---|
| 1 | [특허출원]특허출원서 [Patent Application] Patent Application |
2010.12.21 | 수리 (Accepted) | 1-1-2010-0841820-08 |
| 2 | 등록결정서 Decision to grant |
2012.03.05 | 발송처리완료 (Completion of Transmission) | 9-5-2012-0130631-14 |
| 3 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2013.02.01 | 수리 (Accepted) | 4-1-2013-5019983-17 |
| 4 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2014.12.24 | 수리 (Accepted) | 4-1-2014-5157968-69 |
| 5 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2014.12.24 | 수리 (Accepted) | 4-1-2014-5158129-58 |
| 6 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2014.12.24 | 수리 (Accepted) | 4-1-2014-5157993-01 |
| 7 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2019.04.24 | 수리 (Accepted) | 4-1-2019-5081392-49 |
| 8 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2020.05.15 | 수리 (Accepted) | 4-1-2020-5108396-12 |
| 9 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2020.06.12 | 수리 (Accepted) | 4-1-2020-5131486-63 |
| 번호 | 청구항 |
|---|---|
| 1 |
1 기판의 일면으로부터 다른 일면으로 관통하여 형성되는 제1 관통 실리콘 비아(through silicon via);상기 기판을 관통하여 형성되는 제2 관통 실리콘 비아들;상기 제2 관통 실리콘 비아들에 비하여 상기 제1 관통 실리콘 비아로부터 더 멀리 위치하도록 상기 기판을 관통하여 형성되는 제3 관통 실리콘 비아들; 및상기 제2 관통 실리콘 비아들 및 상기 제3 관통 실리콘 비아들을 경유하는 코일(coil) 구조의 도전 경로를 형성하도록 상기 제2 관통 실리콘 비아들과 상기 제3 관통 실리콘 비아들을 서로 연결하는 전도성 패턴들을 포함하고, 상기 제1 관통 실리콘 비아를 통하여 흐르는 입력 전류에 응답하여 상기 코일 구조의 도전 경로 상에 형성되는 유도 전압에 기초하여 상기 입력 전류의 세기를 측정하는 전류 측정 소자 |
| 2 |
2 제1항에 있어서, 상기 코일 구조는 토로이드 코일(toroid coil) 구조인 것을 특징으로 하는 전류 측정 소자 |
| 3 |
3 제1항에 있어서, 상기 제2 관통 실리콘 비아들은 상기 제1 관통 실리콘 비아를 중심으로 제1 원주 주변에 위치하고, 상기 제3 관통 실리콘 비아들은 상기 제1 관통 실리콘 비아를 중심으로 제2 원주 주변에 위치하며, 상기 제1 원주의 반경이 상기 제2 원주의 반경보다 작은 것을 특징으로 하는 전류 측정 소자 |
| 4 |
4 제1항에 있어서, 상기 제2 관통 실리콘 비아들, 상기 제3 관통 실리콘 비아들 및 상기 전도성 패턴들은 상기 제1 관통 실리콘 비아를 중심으로 하는 토로이드 구조의 도전 경로를 형성하고, 상기 입력 전류에 응답하여 상기 도전 경로의 단면에 수직한 방향으로 생기는 자기장에 따라 상기 도전 경로 상에 발생하는 전위를 기초로 하여 상기 입력 전류의 세기를 측정하는 것을 특징으로 하는 전류 측정 소자 |
| 5 |
5 제1항에 있어서, 상기 전류 측정 소자는 상기 제1 관통 실리콘 비아와 상기 코일 구조의 도전 경로 사이의 상호 임피던스 및 상기 유도 전압에 기초하여 상기 입력 전류의 세기를 측정하는 것을 특징으로 하는 전류 측정 소자 |
| 6 |
6 제1항에 있어서, 상기 전도성 패턴들은상기 제2 관통 실리콘 비아들과 상기 제3 관통 실리콘 비아들을 서로 연결함으로써 상기 코일 구조의 도전 경로를 형성하기 위하여 상기 기판의 상기 일면에 형성되는 제1 전도성 패턴들; 및상기 제2 관통 실리콘 비아들과 상기 제3 관통 실리콘 비아들을 서로 연결함으로써 상기 코일 구조의 도전 경로를 형성하기 위하여 상기 기판의 상기 다른 일면에 형성되는 제2 전도성 패턴들을 포함하는 것을 특징으로 하는 전류 측정 소자 |
| 7 |
7 제6항에 있어서, 상기 제1 전도성 패턴들은 상기 기판의 상기 일면에 형성되는 제1 재배선층(redistribution layer) 내에 포함되며, 상기 제2 전도성 패턴들은 상기 기판의 상기 다른 일면에 형성되는 제2 재배선층 내에 포함되는 것을 특징으로 하는 전류 측정 소자 |
| 8 |
8 제7항에 있어서, 상기 제1 재배선층 및 상기 제2 재배선층 각각은 유전체층 및 복수의 금속층들을 포함하는 것을 특징으로 하는 전류 측정 소자 |
| 9 |
9 제1항에 있어서, 상기 기판의 일면 또는 다른 일면과 만나는 상기 도전 경로의 적어도 하나의 끝단에 전극부를 더 포함하는 것을 특징으로 하는 전류 측정 소자 |
| 10 |
10 제1항에 있어서, 상기 기판의 일면 또는 다른 일면과 만나는 상기 제1 관통 실리콘 비아의 적어도 하나의 끝단에 전극부를 더 포함하는 것을 특징으로 하는 전류 측정 소자 |
| 11 |
11 기판의 일면으로부터 다른 일면으로 관통하여 형성되는 제1 관통 실리콘 비아(through silicon via);상기 제1 관통 실리콘 비아를 중심으로 제1 원주 주변에 상기 기판을 관통하여 형성되는 제2 관통 실리콘 비아들;상기 제1 관통 실리콘 비아를 중심으로 제2 원주 주변에 상기 기판을 관통하여 형성되는 제3 관통 실리콘 비아들; 및상기 제2 관통 실리콘 비아들 및 상기 제3 관통 실리콘 비아들을 경유하는 토로이드 코일(toroid coil) 구조의 도전 경로를 형성하도록 상기 제2 관통 실리콘 비아들 및 상기 제3 관통 실리콘 비아들을 서로 연결하기 위하여, 상기 기판의 상기 일면 및 상기 다른 일면에 번갈아가면서 형성되는 전도성 패턴들을 포함하고, 상기 제1 관통 실리콘 비아를 통하여 흐르는 입력 전류에 응답하여 상기 코일 구조의 도전 경로 상에 형성되는 유도 전압 및 상기 제1 관통 실리콘 비아 및 상기 토로이드 코일 구조의 도전 경로간의 상호 임피던스에 기초하여 상기 입력 전류의 세기를 측정하는 전류 측정 소자 |
| 12 |
12 기판을 관통하는 제1 관통 실리콘 비아(through silicon via), 제2 관통 실리콘 비아들 및 제3 관통 실리콘 비아들을 형성하는 단계;상기 제2 관통 실리콘 비아들 및 상기 제3 관통 실리콘 비아들이 서로 연결되도록 상기 기판의 일면에 제1 전도성 패턴들을 형성하는 단계; 및상기 제1 전도성 패턴들과 더불어 상기 제1 관통 실리콘 비아를 중심으로 하는 토로이드 코일(toroid coil) 구조의 도전 경로를 형성하고, 상기 제2 관통 실리콘 비아들 및 상기 제3 관통 실리콘 비아들이 서로 연결되도록 상기 기판의 다른 일면에 제2 전도성 패턴들을 형성하는 단계를 포함하는 전류 측정 소자의 제조 방법 |
| 13 |
13 제12항에 있어서, 상기 기판은 반도체 칩을 구현하기 위한 기판이고, 상기 제1 관통 실리콘 비아, 상기 제2 관통 실리콘 비아들 및 상기 제3 관통 실리콘 비아들을 형성하는 단계는,식각 공정을 통해 상기 기판에 관통 홀들을 형성하는 단계; 및 상기 관통 홀들에 전도성 물질을 충전하는 단계를 포함하는 것을 특징으로 하는 전류 측정 소자의 제조 방법 |
| 14 |
14 소자들이 형성된 제1 기판; 및 상기 제1 기판 상에 적층되고 상기 소자들과 전기적으로 연결되는 전류 측정 소자를 포함하고, 상기 전류 측정 소자는, 제2 기판의 일면으로부터 다른 일면으로 관통하여 형성되는 제1 관통 실리콘 비아(through silicon via);상기 제2 기판을 관통하여 형성되는 제2 관통 실리콘 비아들;상기 제2 관통 실리콘 비아들에 비하여 상기 제1 관통 실리콘 비아로부터 더 멀리 위치하도록 상기 제2 기판을 관통하여 형성되는 제3 관통 실리콘 비아들; 및상기 제2 관통 실리콘 비아들 및 상기 제3 관통 실리콘 비아들을 경유하는 코일(coil) 구조의 도전 경로를 형성하도록 상기 제2 관통 실리콘 비아들과 상기 제3 관통 실리콘 비아들을 서로 연결하는 전도성 패턴들을 포함하고, 상기 제1 관통 실리콘 비아를 통하여 흐르는 입력 전류에 응답하여 상기 코일 구조의 도전 경로 상에 형성되는 유도 전압에 기초하여 상기 입력 전류의 세기를 측정하는 전류 측정 회로 |
| 15 |
15 제14항에 있어서, 상기 소자들은 상기 제1 관통 실리콘 비아 및 상기 코일 구조의 도전 경로간의 상호 임피던스 및 상기 유도 전압을 측정하기 위한 반도체 회로를 구성하는 것을 특징으로 하는 전류 측정 회로 |
| 16 |
16 소자들이 형성된 제1 기판; 및 상기 제1 기판 상에 적층되고 상기 소자들과 전기적으로 연결되는 전류 측정 소자를 포함하고, 상기 전류 측정 소자는, 제2 기판의 일면으로부터 다른 일면으로 관통하여 형성되는 제1 관통 실리콘 비아(through silicon via);상기 제1 관통 실리콘 비아를 중심으로 제1 원주 주변에 상기 제2 기판을 관통하여 형성되는 제2 관통 실리콘 비아들;상기 제1 관통 실리콘 비아를 중심으로 제2 원주 주변에 상기 제2 기판을 관통하여 형성되는 제3 관통 실리콘 비아들; 및상기 제2 관통 실리콘 비아들 및 상기 제3 관통 실리콘 비아들을 경유하는 토로이드 코일(toroid coil) 구조의 도전 경로를 형성하도록 상기 제2 관통 실리콘 비아들 및 상기 제3 관통 실리콘 비아들을 서로 연결하기 위하여, 상기 제2 기판의 상기 일면 및 상기 다른 일면에 번갈아가면서 형성되는 전도성 패턴들을 포함하고, 상기 제1 관통 실리콘 비아를 통하여 흐르는 입력 전류에 응답하여 상기 코일 구조의 도전 경로 상에 형성되는 유도 전압 및 상기 제1 관통 실리콘 비아 및 상기 토로이드 코일 구조의 도전 경로간의 상호 임피던스에 기초하여 상기 입력 전류의 세기를 측정하는 전류 측정 회로 |
| 지정국 정보가 없습니다 |
|---|
| 패밀리정보가 없습니다 |
|---|
| 순번 | 연구부처 | 주관기관 | 연구사업 | 연구과제 |
|---|---|---|---|---|
| 1 | 지식경제부 | 한국과학기술원 | 산업원천기술개발사업 | 웨이퍼레벨 3차원 IC 설계 및 집적기술 |
| 공개전문 정보가 없습니다 |
|---|
- 본 등록정보는 참고용으로 법적증빙자료로 사용할 수 없습니다.
- 데이터 이관에 따른 소요기간(1일)으로 인하여 등록원부와 일부 차이가 발생할 수 있으며, 일부 정보(부기, 상세 주소 등)를 제공하지 않고 있습니다.
- 법적증빙자료로 활용하시거나 더 자세한 정보를 보시려면 등록원부를 발급받아 사용하시기 바랍니다.
| 특허 등록번호 | 10-1127478-0000 |
|---|
권리란
| 표시번호 | 사항 |
|---|---|
| 1 |
출원 연월일 : 20101221 출원 번호 : 1020100131095 공고 연월일 : 20120322 공고 번호 : 특허결정(심결)연월일 : 20120305 청구범위의 항수 : 16 유별 : G01R 19/165 발명의 명칭 : 관통 실리콘 비아를 이용한 전류 측정 소자, 이의 제조 방법 및 이를 포함하는 전류 측정 회로 존속기간(예정)만료일 : 20160310 |
특허권자란
| 순위번호 | 사항 |
|---|---|
| 1 |
(권리자) 한국과학기술원 대전광역시 유성구... |
등록료란
| 제 1 - 3 년분 | 금 액 | 334,500 원 | 2012년 03월 12일 | 납입 |
| 제 4 년분 | 금 액 | 274,400 원 | 2015년 02월 26일 | 납입 |
- 본 '원본보기 서비스'는 참고용이므로, 일부 오류 및 누락이 발생할 수 있습니다.
- 정확한 서류를 확인하시려면 해당 웹사이트에서 조회하시기 바랍니다. (특허로 바로가기: http://www.patent.go.kr)
- 해당 서비스는 점검으로 인해 매주 일요일 00:00 ~ 02:00까지 이용이 중단됩니다.
| 번호 | 서류명 | 접수/발송일자 | 처리상태 | 접수/발송번호 |
|---|---|---|---|---|
| 1 | [특허출원]특허출원서 | 2010.12.21 | 수리 (Accepted) | 1-1-2010-0841820-08 |
| 2 | 등록결정서 | 2012.03.05 | 발송처리완료 (Completion of Transmission) | 9-5-2012-0130631-14 |
| 3 | 출원인정보변경(경정)신고서 | 2013.02.01 | 수리 (Accepted) | 4-1-2013-5019983-17 |
| 4 | 출원인정보변경(경정)신고서 | 2014.12.24 | 수리 (Accepted) | 4-1-2014-5157968-69 |
| 5 | 출원인정보변경(경정)신고서 | 2014.12.24 | 수리 (Accepted) | 4-1-2014-5158129-58 |
| 6 | 출원인정보변경(경정)신고서 | 2014.12.24 | 수리 (Accepted) | 4-1-2014-5157993-01 |
| 7 | 출원인정보변경(경정)신고서 | 2019.04.24 | 수리 (Accepted) | 4-1-2019-5081392-49 |
| 8 | 출원인정보변경(경정)신고서 | 2020.05.15 | 수리 (Accepted) | 4-1-2020-5108396-12 |
| 9 | 출원인정보변경(경정)신고서 | 2020.06.12 | 수리 (Accepted) | 4-1-2020-5131486-63 |
| 기술정보가 없습니다 |
|---|
| 과제고유번호 | 1415107582 |
|---|---|
| 세부과제번호 | KI002134 |
| 연구과제명 | 웨이퍼레벨 3차원 IC 설계 및 집적기술 |
| 성과구분 | 출원 |
| 부처명 | 지식경제부 |
| 연구관리전문기관명 | 한국산업기술평가관리원 |
| 연구주관기관명 | 한국과학기술원 |
| 성과제출연도 | 2010 |
| 연구기간 | 200903~201302 |
| 기여율 | 1 |
| 연구개발단계명 | 기초연구 |
| 6T분류명 | IT(정보기술) |
| 과제고유번호 | 1415122249 |
|---|---|
| 세부과제번호 | KI002134 |
| 연구과제명 | 웨이퍼레벨 3차원 IC 설계 및 집적기술 |
| 성과구분 | 등록 |
| 부처명 | 지식경제부 |
| 연구관리전문기관명 | 한국산업기술평가관리원 |
| 연구주관기관명 | 한국과학기술원 |
| 성과제출연도 | 2012 |
| 연구기간 | 200903~201302 |
| 기여율 | 1 |
| 연구개발단계명 | 기초연구 |
| 6T분류명 | IT(정보기술) |
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