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3차원 집적 회로를 위한 전류 측정 소자, 이의 제조 방법 및 이를 포함하는 전류 측정 회로

  • 기술번호 : KST2014047100
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 전류 측정 소자는 제1 도전성 패턴 및 적어도 하나의 제2 도전성 패턴을 포함한다. 제1 전도성은 패턴 기판의 제1 면에 형성된다. 적어도 하나의 제2 도전성 패턴은 제1 도전성 패턴 주변에 코일(coil) 구조의 도전 경로가 형성되도록 기판의 제2 면에 위치하는 재배선층(redistribution layer)에 형성된다. 따라서, 전류 측정 소자는 제1 도전성 패턴에 흐르는 입력 전류에 응답하여 코일 구조의 도전 경로 상에 형성되는 유도 전압에 기초하여 입력 전류의 세기를 정밀하게 측정할 수 있다.
Int. CL G01R 19/165 (2006.01)
CPC G01R 19/165(2013.01) G01R 19/165(2013.01) G01R 19/165(2013.01) G01R 19/165(2013.01)
출원번호/일자 1020100133124 (2010.12.23)
출원인 한국과학기술원
등록번호/일자 10-1166485-0000 (2012.07.11)
공개번호/일자 10-2012-0071538 (2012.07.03) 문서열기
공고번호/일자 (20120719) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2010.12.23)
심사청구항수 14

출원인

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번호 이름 국적 주소
1 한국과학기술원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 김정호 대한민국 대전광역시 유성구
2 김희곤 대한민국 대전광역시 유성구
3 성하진 대한민국 대전광역시 유성구
4 박준서 대한민국 대전광역시 유성구

대리인

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번호 이름 국적 주소
1 박영우 대한민국 서울특별시 강남구 논현로 ***, *층 **세기특허법률사무소 (역삼동, 세일빌딩)

최종권리자

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번호 이름 국적 주소
1 한국과학기술원 대전광역시 유성구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2010.12.23 수리 (Accepted) 1-1-2010-0851083-33
2 의견제출통지서
Notification of reason for refusal		 2012.03.19 발송처리완료 (Completion of Transmission) 9-5-2012-0159485-56
3 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2012.04.25 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2012-0329234-55
4 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2012.04.25 수리 (Accepted) 1-1-2012-0329233-10
5 등록결정서
Decision to grant		 2012.07.09 발송처리완료 (Completion of Transmission) 9-5-2012-0394445-31
6 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2013.02.01 수리 (Accepted) 4-1-2013-5019983-17
7 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5157993-01
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5158129-58
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5157968-69
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.04.24 수리 (Accepted) 4-1-2019-5081392-49
11 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.05.15 수리 (Accepted) 4-1-2020-5108396-12
12 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.06.12 수리 (Accepted) 4-1-2020-5131486-63
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
기판의 제1 면에 형성된 제1 도전성 패턴; 및상기 제1 도전성 패턴 주변에 코일(coil) 구조의 도전 경로가 형성되도록 상기 기판의 제2 면에 위치하는 재배선층(redistribution layer)에 형성되는 적어도 하나의 제2 도전성 패턴을 포함하고,상기 제1 도전성 패턴에 흐르는 입력 전류에 응답하여 상기 코일 구조의 도전 경로 상에 형성되는 유도 전압에 기초하여 상기 입력 전류의 세기를 측정하고, 상기 적어도 하나의 제2 도전성 패턴은,상기 제1 도전성 패턴과 나란히 형성된 복수의 제1 전도성 서브 패턴들; 및상기 복수의 제1 전도성 서브 패턴들과 각각 예각 또는 직각을 이루어 형성된 복수의 제2 전도성 서브 패턴들을 포함하고,상기 복수의 제1 전도성 서브 패턴들과 상기 복수의 제2 전도성 서브 패턴들이 각각 번갈아가며 연결되어 상기 제2 면과 평행한 제3 면에 상기 코일 구조의 도전 경로를 형성하는 전류 측정 소자
2 2
제1항에 있어서, 상기 재배선층은 3차원 집적 회로를 제조하기 위하여 상기 기판에 형성된 관통 실리콘 비아들(through silicon via)의 배선을 위하여 형성된 층인 것을 특징으로 하는 전류 측정소자
3 3
제1항에 있어서, 상기 재배선층은 상기 적어도 하나의 제2 도전성 패턴을 형성하기 위한 적어도 하나의 금속층을 포함하고, 상기 기판은 반도체 칩 또는 실리콘 인터포저(silicon interposer)를 형성하기 위한 기판인 것을 특징으로 하는 전류 측정소자
4 4
삭제
5 5
기판의 제1 면에 형성된 제1 도전성 패턴; 및상기 제1 도전성 패턴 주변에 코일(coil) 구조의 도전 경로가 형성되도록 상기 기판의 제2 면에 위치하는 재배선층(redistribution layer)에 형성되는 적어도 하나의 제2 도전성 패턴을 포함하고,상기 제1 도전성 패턴에 흐르는 입력 전류에 응답하여 상기 코일 구조의 도전 경로 상에 형성되는 유도 전압에 기초하여 상기 입력 전류의 세기를 측정하고,상기 적어도 하나의 제2 도전성 패턴은 상기 제1 도전성 패턴을 중심으로 대향하여 배치되고, 서로 전기적으로 연결된 한 쌍의 도전성 패턴들을 포함하는 것을 특징으로 하는 전류 측정 소자
6 6
제5항에 있어서, 상기 한 쌍의 도전성 패턴들은 상기 제2 면과 평행한 면 상에서 서로 반대 방향으로 회전하는 코일 구조의 도전 경로들을 각각 형성하도록 형성된 것을 특징으로 하는 전류 측정 소자
7 7
제5항에 있어서, 상기 기판의 상기 제1 면은 상기 제2 면과 대향하는 것을 특징으로 하는 전류 측정 소자
8 8
제5항에 있어서, 상기 기판의 상기 제1 면은 상기 제2 면과 동일한 면이고, 상기 제1 도전성 패턴은 상기 재배선층에 형성된 것을 특징으로 하는 전류 측정소자
9 9
제5항에 있어서, 상기 제1 도전성 패턴과 전기적으로 연결되고, 상기 제1 면과 대향하는 상기 기판의 제3 면으로 관통하여 형성되는 관통 실리콘 비아(through silicon via)를 더 포함하는 전류 측정 소자
10 10
제5항에 있어서,상기 적어도 하나의 제2 도전성 패턴과 전기적으로 연결되고, 상기 제2 면과 대향하는 상기 기판의 제4 면으로 관통하여 형성되는 관통 실리콘 비아를 더 포함하는 전류 측정 소자
11 11
기판의 재배선층에 형성된 제1 도전성 패턴; 및상기 재배선층에 코일 구조의 도전 경로가 형성되도록 형성된 제2 도전성 패턴을 포함하고, 상기 제2 도전성 패턴은,상기 재배선층에 상기 제1 도전성 패턴과 나란히 형성된 복수의 제1 전도성 서브 패턴들; 및상기 재배선층에 상기 복수의 제1 전도성 서브 패턴들과 각각 예각 또는 직각을 이루어 형성된 복수의 제2 전도성 서브 패턴들을 포함하고,상기 복수의 제1 전도성 서브 패턴들과 상기 복수의 제2 전도성 서브 패턴들이 각각 번갈아가며 연결되어 상기 코일 구조의 도전 경로를 형성하고, 상기 제1 도전성 패턴에 흐르는 입력 전류에 응답하여 상기 코일 구조의 도전 경로 상에 형성되는 유도 전압에 기초하여 상기 입력 전류의 세기를 측정하는 전류 측정 소자
12 12
기판의 재배선층(redistribution layer)에 제1 도전성 패턴을 형성하는 단계; 및상기 제1 도전성 패턴 주변에 코일(coil) 구조의 도전 경로가 형성되도록 상기 재배선층에 적어도 하나의 제2 도전성 패턴을 형성하는 단계를 포함하고,상기 적어도 하나의 제2 도전성 패턴은 상기 제1 도전성 패턴을 중심으로 대향하여 배치되고, 서로 전기적으로 연결된 한 쌍의 도전성 패턴들을 포함하는 전류 측정 소자의 제조 방법
13 13
소자들이 형성된 제1 기판; 및상기 제1 기판 상에 적층되고 상기 소자들과 전기적으로 연결되는 전류 측정 소자를 포함하고, 상기 전류 측정 소자는,제2 기판의 제1 면에 형성된 제1 도전성 패턴; 및상기 제1 도전성 패턴 주변에 코일(coil) 구조의 도전 경로가 형성되도록 상기 기판의 제2 면에 위치하는 재배선층(redistribution layer)에 형성되는 적어도 하나의 제2 도전성 패턴을 포함하고,상기 제1 도전성 패턴에 흐르는 입력 전류에 응답하여 상기 코일 구조의 도전 경로 상에 형성되는 유도 전압에 기초하여 상기 입력 전류의 세기를 측정하고,상기 적어도 하나의 제2 도전성 패턴은 상기 제1 도전성 패턴을 중심으로 대향하여 배치되고, 서로 전기적으로 연결된 한 쌍의 도전성 패턴들을 포함하는 전류 측정 회로
14 14
제13항에 있어서, 상기 소자들은 상기 제1 도전성 패턴 및 상기 코일 구조의 도전 경로 사이의 상호 임피던스 및 상기 유도 전압을 측정하기 위한 반도체 회로를 구성하는 것을 특징으로 하는 전류 측정 회로
15 15
소자들이 형성된 제1 기판; 및상기 제1 기판 상에 적층되고 상기 소자들과 전기적으로 연결되는 전류 측정 소자를 포함하고, 상기 전류 측정 소자는,제2 기판의 재배선층에 형성된 제1 도전성 패턴; 및상기 재배선층에 코일 구조의 도전 경로가 형성되도록 형성된 제2 도전성 패턴을 포함하고, 상기 제2 도전성 패턴은,상기 재배선층에 상기 제1 도전성 패턴과 나란히 형성된 복수의 제1 전도성 서브 패턴들; 및상기 재배선층에 상기 복수의 제1 전도성 서브 패턴들과 각각 예각 또는 직각을 이루어 형성된 복수의 제2 전도성 서브 패턴들을 포함하고,상기 복수의 제1 전도성 서브 패턴들과 상기 복수의 제2 전도성 서브 패턴들이 각각 번갈아가며 연결되어 상기 코일 구조의 도전 경로를 형성하고, 상기 제1 도전성 패턴에 흐르는 입력 전류에 응답하여 상기 코일 구조의 도전 경로 상에 형성되는 유도 전압에 기초하여 상기 입력 전류의 세기를 측정하는 전류 측정 회로
지정국 정보가 없습니다
패밀리정보가 없습니다
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1 지식경제부 한국과학기술원 산업원천기술개발사업 웨이퍼레벨 3차원 IC 설계 및 집적기술