| 1 |
1
기판;상기 기판 상에 위치하는 그래핀 채널층;상기 그래핀 채널층의 양단에 각각 배치되는 소스 전극 및 드레인 전극;상기 소스 전극 및 드레인 전극이 배치된 상기 그래핀 채널층 상에 형성되는 절연막; 및상기 절연막 상에 소정 간격을 두고 배치되는 적어도 두 개의 게이트 전극들을 포함하고, 상기 게이트 전극들 사이의 소정 간격과 마주하는 상기 그래핀 채널층 내의 영역에는 상기 기판을 통해 그라운드 전압이 인가되어 상기 그래핀 채널층의 도전형을 결정하는 그래핀 다치 로직 소자
|
| 2 |
2
삭제
|
| 3 |
3
제1항에 있어서,상기 그래핀 채널층은 상기 게이트 전극들에 인가되는 전압에 따라, 상기 게이트 전극들과 마주하는 영역에 p형, n형 및 i형 중에서 선택되는 어느 하나의 도전형을 가지는 그래핀 다치 로직 소자
|
| 4 |
4
제1항에 있어서,상기 소스 전극 및 드레인 전극과 상기 게이트 전극들 중 적어도 어느 하나는 오버랩되는 그래핀 다치 로직 소자
|
| 5 |
5
기판; 상기 기판 상에 위치하는 그래핀 채널층; 상기 그래핀 채널층의 양단에 배치되는 소스 전극 및 드레인 전극; 상기 소스 전극 및 드레인 전극이 배치된 상기 그래핀 채널층 상에 형성되는 절연막; 및 상기 절연막 상에 소정 간격을 두고 배치되는 제1 게이트 전극과 제2 게이트 전극을 포함하는 그래핀 다치 로직 소자를 제공하는 단계;상기 제1 게이트 전극과 상기 제2 게이트 전극 사이에 위치하는 그래핀 채널층에 그라운드 전압을 인가하여, 상기 그래핀 채널층의 도전형을 결정하는 단계;상기 그라운드 전압을 기준으로, 상기 제1 게이트 전극에 양 또는 음의 게이트 전압을 인가하여, 상기 제1 게이트 전극과 마주보는 그래핀 채널층의 도전형을 형성하는 단계;상기 그라운드 전압을 기준으로, 상기 제2 게이트 전극에 양 또는 음의 게이트 전압을 인가하여, 상기 제2 게이트 전극과 마주보는 그래핀 채널층의 도전형을 형성하는 단계; 및상기 제1 게이트 전극에 인가되는 전압과, 상기 제2 게이트 전극에 인가되는 전압에 따라 변화되는 상기 그래핀 채널층의 전체 저항을 산출하는 단계를 포함하는 그래핀 다치 로직 소자의 동작방법
|
| 6 |
6
제5항에 있어서,상기 그래핀 채널층의 도전형을 결정하는 단계는 상기 기판을 백 게이트로 이용하여 상기 그래핀 채널층에 백 게이트 전압을 인가하는 단계인 그래핀 다치 로직 소자의 동작방법
|
| 7 |
7
제5항에 있어서,상기 제1 게이트 전극과 마주보는 그래핀 채널층의 도전형과, 상기 제2 게이트 전극과 마주보는 그래핀 채널층의 도전형은 p형, n형 및 i형 중에서 선택되는 어느 하나인 그래핀 다치 로직 소자의 동작방법
|
| 8 |
8
기판 상에 그래핀 채널층을 형성하는 단계;상기 그래핀 채널의 양단에 소스 전극 및 드레인 전극을 형성하는 단계;상기 소스 전극 및 드레인 전극이 형성된 상기 그래핀 채널층 상에 절연막을 형성하는 단계; 및상기 절연막 상에 적어도 두 개의 게이트 전극들을 형성하는 단계를 포함하고, 상기 게이트 전극들은 소정 간격을 두고 배치되도록 형성하는 것으로, 상기 게이트 전극들 사이의 소정 간격과 마주하는 상기 그래핀 채널층 내의 영역에는 상기 기판을 통해 그라운드 전압이 인가되어 상기 그래핀 채널층의 도전형을 결정하는 그래핀 다치 로직 소자의 제조방법
|
| 9 |
9
삭제
|
| 10 |
10
제8항에 있어서,상기 게이트 전극들에 전압을 인가하여, 상기 게이트 전극들과 마주하는 상기 그래핀 채널층 내에 p형, n형 및 i형 중에서 선택되는 어느 하나의 도전형 영역을 형성하는 그래핀 다치 로직 소자의 제조방법
|
