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소노스 메모리 소자 및 그 제조 방법

  • 기술번호 : KST2015140871
  • 담당센터 : 인천기술혁신센터
  • 전화번호 : 032-420-3580
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 반도체 메모리 소자 및 그 제조 방법에 관한 것으로서, 보다 상세하게는 SONOS 메모리 소자 및 그 제조 방법에 관한 것이다. 본 발명에 따르면, 기판의 하부에 제1 확산 영역을 도핑하는 단계, 기판을 선택적으로 식각하여 소정의 깊이의 실리콘 기둥을 형성하는 단계, 실리콘 기둥의 상부에 제2 확산 영역을 도핑하는 단계, 실리콘 기둥의 일 측면에 트랩층 적층물을 형성하는 단계, 실리콘 기둥 및 트랩층 적층물을 커버하도록 상부 절연막을 형성하는 단계 및 상부 절연막에 접촉되도록 실리콘 기둥 사이에 게이트를 형성하는 단계를 포함하는 소노스 메모리 소자 제조 방법이 제공된다. 본 발명은 집적도를 극대화시킬 수 있는 소노스 메모리 소자 및 그 제조 방법을 제공할 수 있는 효과가 있다. 소노스(SONOS), 소스(source), 드레인(drain), 게이트(gate)
Int. CL H01L 21/8247 (2006.01.01) H01L 27/115 (2017.01.01)
CPC H01L 21/28273(2013.01) H01L 21/28273(2013.01) H01L 21/28273(2013.01) H01L 21/28273(2013.01)
출원번호/일자 1020070051690 (2007.05.28)
출원인 한양대학교 산학협력단
등록번호/일자 10-0878347-0000 (2009.01.06)
공개번호/일자 10-2008-0104648 (2008.12.03) 문서열기
공고번호/일자 (20090115) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항 심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2007.05.28)
심사청구항수 14

출원인

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번호 이름 국적 주소
1 한양대학교 산학협력단 대한민국 서울특별시 성동구

발명자

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번호 이름 국적 주소
1 김태환 대한민국 서울특별시 마포구
2 곽계달 대한민국 서울특별시 종로구
3 문경식 대한민국 경기도 평택시
4 김재호 대한민국 서울특별시 동대문구

대리인

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번호 이름 국적 주소
1 특허법인이지 대한민국 서울특별시 금천구 가산디지털*로 ***(가산동, KCC웰츠밸리) ***-***

최종권리자

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번호 이름 국적 주소
1 인텔렉추얼디스커버리 주식회사 서울특별시 강남구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application		 2007.05.28 수리 (Accepted) 1-1-2007-0390270-46
2 선행기술조사의뢰서
Request for Prior Art Search		 2008.01.14 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2008.02.13 수리 (Accepted) 9-1-2008-0006192-19
4 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2008.03.11 수리 (Accepted) 4-1-2008-5037763-28
5 의견제출통지서
Notification of reason for refusal		 2008.04.29 발송처리완료 (Completion of Transmission) 9-5-2008-0231373-92
6 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2008.06.27 수리 (Accepted) 1-1-2008-0467077-58
7 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2008.06.27 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2008-0467081-31
8 거절결정서
Decision to Refuse a Patent		 2008.10.13 발송처리완료 (Completion of Transmission) 9-5-2008-0522615-94
9 [대리인선임]대리인(대표자)에 관한 신고서
[Appointment of Agent] Report on Agent (Representative)		 2008.11.05 수리 (Accepted) 1-1-2008-0768178-98
10 명세서 등 보정서(심사전치)
Amendment to Description, etc(Reexamination)		 2008.12.01 보정승인 (Acceptance of amendment) 7-1-2008-0055807-70
11 등록결정서
Decision to grant		 2009.01.02 발송처리완료 (Completion of Transmission) 9-5-2009-0001250-36
12 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.06.05 수리 (Accepted) 4-1-2014-5068294-39
13 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.16 수리 (Accepted) 4-1-2015-5022074-70
14 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.08.05 수리 (Accepted) 4-1-2019-5155816-75
15 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.08.06 수리 (Accepted) 4-1-2019-5156285-09
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
기판의 하부에 제1 확산 영역을 도핑하는 단계;상기 기판을 선택적으로 식각하여 소정의 깊이의 실리콘 기둥을 형성하는 단계;상기 실리콘 기둥의 상부에 제2 확산 영역을 도핑하는 단계;상기 실리콘 기둥의 일 측면에 트랩층 적층물을 형성하는 단계;상기 실리콘 기둥 및 상기 트랩층 적층물을 커버하도록 상부 절연막을 형성하는 단계; 및 상기 상부 절연막에 접촉되도록 상기 실리콘 기둥 사이에 게이트를 형성하는 단계를 포함하는 소노스 메모리 소자 제조 방법
2 2
제1항에 있어서,상기 제1 확산 영역과 상기 게이트의 접촉을 방지하기 위한 게이트 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 소노스 메모리 소자 제조 방법
3 3
제1항에 있어서,상기 제1 확산 영역 및 상기 제2 확산 영역 중 어느 하나는 소스 영역이고, 나머지 다른 하나는 드레인 영역인 것을 특징으로 하는 소노스 메모리 소자 제조 방법
4 4
제1항에 있어서,트랩층 적층물을 형성하는 단계는,상기 실리콘 기둥의 일 측면에 터널링 절연막인 하부 절연막을 적층하는 단계; 및 쓰기 동작에서 전자들이 트랩되는 트랩층을 상기 하부 절연막의 일 측면에 적층하는 단계를 포함하는 것을 특징으로 하는 소노스 메모리 소자 제조 방법
5 5
제1항에 있어서,상기 실리콘 기둥은 P형 기판이고,상기 제1 확산 영역을 도핑하는 단계는 상기 P형 기판의 하부에 N형 불순물을 도핑하는 단계이며,상기 제2 확산 영역을 도핑하는 단계는 상기 P형 기판에 포함된 상기 실리콘 기둥의 상부에 N형 불순물을 도핑하는 단계인 것을 특징으로 하는 소노스 메모리 소자 제조 방법
6 6
제1항에 있어서,상기 실리콘 기둥을 형성하는 단계는,상기 기판을 소정의 깊이로 식각하여 제1 식각부를 형성하는 단계; 및 상기 제1 식각부의 저면을 소정의 깊이로 식각하여 제2 식각부를 형성하는 단계를 포함하되,상기 실리콘 기둥은 철(凸)자 형상인 것을 특징으로 하는 소노스 메모리 소자 제조 방법
7 7
제6항에 있어서,상기 제2 식각부를 형성하는 단계는,상기 제1 식각부의 저면을 상기 제1 확산 영역의 일부가 노출되도록 식각하는 단계를 포함하되,상기 제2 식각부의 저면 및 상기 제2 식각부의 측면 중 일부분은 상기 제1 확산 영역인 것을 특징으로 하는 소노스 메모리 소자 제조 방법
8 8
제6항에 있어서,상기 식각은 이방성 식각이되,상기 이방성 식각은 레이저 식각 방법, 플라즈마 식각 방법, 이방성 건식 식각 방법 또는 마스크를 이용한 식각 방법 중 어느 하나의 방법인 것을 특징으로 하는 소노스 메모리 소자 제조 방법
9 9
제6항에 있어서,상기 트랩층 적층물을 형성하는 단계는,상기 트랩층 적층물을 상기 실리콘 기둥의 일 측면에 형성하되, 상기 제1 식각부의 측면 또는 제2 식각부의 측면에 증착되도록 형성하는 단계를 포함하는 것을 특징으로 하는 소노스 메모리 소자 제조 방법
10 10
제1항에 있어서,상기 트랩층 적층물을 형성하는 단계는,상기 트랩층 적층물을 상기 실리콘 기둥 일 측면의 소정 부분 및 상기 제1 확산 영역 또는 상기 제2 확산 영역 중 어느 하나의 일 측면의 소정 부분이 커버되도록 형성하는 단계를 포함하는 것을 특징으로 하는 소노스 메모라 소자 제조 방법
11 11
제1항에 있어서,상기 제2 확산 영역의 상부에 상기 제2 확산 영역에 전압을 인가하기 위한 비트라인을 형성하는 단계를 더 포함하는 것을 특징으로 하는 소노스 메모리 소자 제조 방법
12 12
제11항에 있어서,상기 비트라인과 상기 게이트가 접촉되는 것을 방지하기 위한 비트라인 절연막을 상기 게이트와 상기 비트라인 사이에 형성하는 단계를 더 포함하는 것을 특징으로 하는 소노스 메모리 소자 제조 방법
13 13
제12항에 있어서,상기 비트라인 절연막을 식각하여 상기 비트라인과 상기 제2 확산 영역을 연결하기 위한 비트라인 연결구멍을 식각하는 단계를 더 포함하는 것을 특징으로 하는 소노스 메모리 소자 제조 방법
14 14
제13항에 있어서,상기 비트라인을 형성하는 단계는,상기 비트라인 연결구멍에 따라 복수개의 비트라인을 형성하는 단계를 포함하되,상기 비트라인 연결구멍을 식각하는 단계는,상기 비트라인 연결구멍을 상기 비트라인이 인접한 다른 비트라인과 동일한 상기 실리콘 기둥을 공유하지 아니하도록 교차하여 식각하는 단계를 포함하는 것을 특징으로 하는 소노스 메모리 소자 제조 방법
15 15
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20 20
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21 21
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22 22
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23 23
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24 24
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25 25
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26 26
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27 27
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28 28
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패밀리정보가 없습니다
국가 R&D 정보가 없습니다.