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멀티 비트 플래시 메모리 및 이를 제조하기 위한 방법

  • 기술번호 : KST2015141076
  • 담당센터 : 인천기술혁신센터
  • 전화번호 : 032-420-3580
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 하나의 게이트 구조물에 구비된 적어도 2개의 게이트를 가진 플래시 메모리 및 이를 제조하는 방법이 개시된다. 각각의 게이트는 1비트의 데이터를 저장할 수 있으며, 하나의 셀 트랜지스터는 적어도 2비트의 정보를 저장할 수 있다. 또한, 각각의 터널링 유전막의 두께는 달리 설정되어, 프로그램 동작 시에 인접한 부유 게이트에 의한 전기적 영향은 최소화된다. 즉, 서로 다른 높이를 가지는 부유 게이트에 의해 특정의 부유 게이트를 통한 전하의 트랩동작은 인접한 부유 게이트에 의한 전자기적 영향을 배제한 채 수행할 수 있다. 플래시 메모리, ONO, 멀티 비트
Int. CL H01L 27/115 (2017.01.01) H01L 21/8247 (2006.01.01)
CPC H01L 21/28273(2013.01) H01L 21/28273(2013.01) H01L 21/28273(2013.01) H01L 21/28273(2013.01) H01L 21/28273(2013.01) H01L 21/28273(2013.01) H01L 21/28273(2013.01) H01L 21/28273(2013.01)
출원번호/일자 1020080137964 (2008.12.31)
출원인 한양대학교 산학협력단
등록번호/일자
공개번호/일자 10-2010-0079465 (2010.07.08) 문서열기
공고번호/일자
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 거절
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2008.12.31)
심사청구항수 5

출원인

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번호 이름 국적 주소
1 한양대학교 산학협력단 대한민국 서울특별시 성동구

발명자

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번호 이름 국적 주소
1 김태환 대한민국 서울특별시 마포구
2 곽계달 대한민국 서울 종로구
3 김현주 대한민국 경기도 고양시 일산서구

대리인

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번호 이름 국적 주소
1 특허법인이상 대한민국 서울특별시 서초구 바우뫼로 ***(양재동, 우도빌딩 *층)

최종권리자

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번호 이름 국적 주소
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번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2008.12.31 수리 (Accepted) 1-1-2008-0909255-24
2 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2009.05.07 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2009-0273108-71
3 의견제출통지서
Notification of reason for refusal		 2010.09.27 발송처리완료 (Completion of Transmission) 9-5-2010-0425136-86
4 거절결정서
Decision to Refuse a Patent		 2010.12.28 발송처리완료 (Completion of Transmission) 9-5-2010-0600026-78
5 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.06.05 수리 (Accepted) 4-1-2014-5068294-39
6 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.16 수리 (Accepted) 4-1-2015-5022074-70
7 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.08.05 수리 (Accepted) 4-1-2019-5155816-75
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.08.06 수리 (Accepted) 4-1-2019-5156285-09
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번호 청구항
1 1
기판 상에 형성되고, n+로 도핑된 소스; 상기 소스와 대향하는 위치에 형성되고, n+로 도핑된 드레인; 및 적어도 2개의 게이트들을 가지고, 서로 다른 두께의 터널링 유전막을 가진 게이트 구조물을 포함하는 멀티 비트 플래시 메모리
2 2
제1항에 있어서, 상기 게이트 구조물은, 제1 두께의 제1 터널링 유전막, 상기 제1 터널링 유전막 상부에 구비된 제1 부유 게이트, 상기 제1 부유 게이트 상에 형성된 제1 게이트간 유전막 및 상기 제1 게이트간 유전막 상부에 형성된 제1 제어 게이트를 가지는 제1 게이트; 상기 제1 두께보다 큰 제2 두께를 가지는 제2 터널링 유전막, 상기 제2 터널링 유전막 상부에 구비된 제2 부유 게이트, 상기 제2 부유 게이트 상에 형성된 제2 게이트간 유전막 및 상기 제2 게이트간 유전막 상부에 형성된 제2 제어 게이트를 가지는 제2 게이트; 및 상기 제1 게이트 및 상기 제2 게이트를 전기적으로 차단하고 구획하는 차단막을 포함하는 것을 특징으로 하는 멀티 비트 플래시 메모리
3 3
제2항에 있어서, 상기 차단막은 다공질 실리카인 것을 특징으로 하는 멀티 비트 플래시 메모리
4 4
제2항에 있어서, 상기 제1 부유 게이트가 상기 제1 터널링 유전막과 접하는 계면의 높이는 상기 제2 터널링 유전막의 벌크에 해당하는 것을 특징으로 하는 멀티 비트 플래시 메모리
5 5
기판 상에 제1 두께를 가진 터널링 유전막을 형성하는 단계; 상기 터널링 유전막을 부분 식각하여 제1 게이트가 형성되는 영역의 터널링 유전막이 상기 제1 두께보다 얇은 제2 두께를 가지도록 하는 단계; 상기 부분 식각된 터널링 유전막의 상부에 부유 게이트를 형성하는 단계; 상기 부유 게이트 상부에 게이트간 유전막을 형성하는 단계; 상기 게이트간 유전막 상부에 제어 게이트를 형성하는 단계; 부분 식각을 통해 분리막이 형성되는 영역의 상기 기판 표면을 노출시키는 단계; 및 상기 노출된 기판 표면을 매립하여 상기 분리막을 형성하고, 상기 분리막에 의해 구획되는 제1 게이트 및 제2 게이트를 형성하는 단계를 포함하는 멀티 비트 플래시 메모리의 제조방법
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순번 패밀리번호 국가코드 국가명 종류
1 WO2010076926 WO 세계지적재산권기구(WIPO) FAMILY

DOCDB 패밀리 정보

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순번 패밀리번호 국가코드 국가명 종류
1 WO2010076926 WO 세계지적재산권기구(WIPO) DOCDBFAMILY
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순번 연구부처 주관기관 연구사업 연구과제
1 한국과학재단 한양대학교 국가지정연구실 복합형 나노 양자 구조를 이용한 차세대 비휘발성 메모리 소자 및 발광 소자를 위한 나노 물리, 나노 소재 및 소자에대한 연구