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복수의 메모리 셀들을 포함하며, 상기 복수의 메모리 셀들 각각은 스위칭 소자 및 상기 스위칭 소자에 전기적으로 연결된 정보 저장을 위한 커패시터를 포함하는 반도체 메모리 소자로서, 상기 커패시터는, 상기 스위칭 소자에 전기적으로 연결되어 기판의 상부 표면에 노출되고, 상기 기판에 평행한 제 1 방향 및 상기 제 1 방향과 다른 제 2 방향으로 배열 복수의 콘택들;상기 기판 상에서 상기 복수의 콘택들 중 상기 제 1 방향으로 인접하는 콘택들 사이에 형성되고, 소정의 두께를 갖고 상기 제 2 방향으로 소정의 폭을 갖도록 형성되며, 상기 기판의 수직 방향으로 신장된 몰드 절연체들; 상기 몰드 절연체들 각각의 상기 제 1 방향에 수직하는 측벽 상에 제공되어 지지되고 상기 복수의 콘택들에 각각 전기적으로 연결되는 수직 평판 구조의 하부 전극들;상기 하부 전극들 상에 형성되는 유전막; 및상기 유전막 상에 형성되는 상부 전극을 포함하는 반도체 메모리 소자
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제 1 항에 있어서,상기 하부 전극들의 표면은 불균일한 표면 모폴로지를 갖는 반도체 메모리 소자
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제 1 항에 있어서, 상기 몰드 절연체들과 상기 하부 전극들은 상기 제 2 방향으로 상기 몰드 절연체들의 폭에 상응하는 폭과 상기 기판의 상기 수직 방향으로 상기 몰드 절연체들의 높이에 상응하는 높이를 갖는 반도체 메모리 소자
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제 1 항에 있어서, 상기 몰드 절연체들은 라인 패턴을 갖는 반도체 메모리 소자
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제 1 항에 있어서,상기 하부 전극들은 상기 몰드 절연체들 각각의 상기 제 1 방향에 수직하는 양 측벽 상에 제공되어 지지되고 전기적으로 분리되는 하부 전극쌍을 포함하는 반도체 메모리 소자
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제 1 항에 있어서,상기 제 1 방향으로의 상기 몰드 절연체들의 개수는 상기 제 1 방향으로의 메모리 셀 개수의 1/2인 반도체 메모리 소자
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제 1 항에 있어서,상기 하부 전극들은 상기 콘택들의 일부 표면과 각각 접촉하여 상기 콘택들에 전기적으로 연결되는 반도체 메모리 소자
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제 1 항에 있어서, 상기 스위칭 소자는 상기 기판 내에 매립된 수직형 반도체 소자를 포함하는 반도체 메모리 소자
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제 1 항에 있어서, 상기 콘택들의 반복 단위는 2 F x 4 F의 면적을 갖고, 반복 단위당 2 개의 메모리 셀들이 배치되는 4F2의 디자인룰을 갖는 반도체 메모리 소자
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제 1 항에 있어서, 상기 몰드 절연체들 사이를 지지하는 지지 구조를 더 포함하는 반도체 메모리 소자
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제 10 항에 있어서, 상기 지지 구조는 상기 몰드 절연체들 사이에 상기 제 1 방향으로 연장되거나 부상된 보강 패턴들을 포함하는 반도체 메모리 소자
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스위칭 소자들이 형성된 기판을 제공하는 단계;상기 기판의 표면 상에, 상기 스위칭 소자들에 전기적으로 연결되고, 상기 기판에 평행한 제 1 방향 및 상기 제 1 방향과 다른 제 2 방향으로 배열된 콘택들을 형성하는 단계;상기 콘택들 사이에 형성되고, 상기 제 1 방향으로 소정의 간격을 갖고 상기 제 2 방향으로 연장되고 소정의 높이를 가지며, 상기 콘택들의 적어도 일부를 노출시키는 몰드 패턴들을 형성하는 단계;상기 노출된 콘택들과 상기 몰드 패턴들 상에 일정한 두께의 제 1 도전층을 형성하는 단계;상기 제 1 도전층에 대하여 제 1 셀 분리 공정을 수행하여, 상기 제 1 방향으로 셀 분리되고 상기 몰드 패턴들의 양 측벽에 기대어 지지되고 상기 제 2 방향 및 수직 방향으로 연장된 제 1 도전 패턴들을 형성하는 단계;상기 제 1 도전 패턴들 상에 유전막을 형성하는 단계; 상기 몰드 패턴들, 상기 제 1 도전 패턴들, 및 상기 유전막에 대하여 제 2 셀 분리 공정을 수행하여, 상기 제 2 방향으로 분리된 몰드 절연막, 하부 전극들, 및 유전층들을 형성하는 단계; 및상기 유전층들 상에 상부 전극이 될 제 2 도전층을 형성하는 단계를 포함하는 반도체 메모리 소자의 제조 방법
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제 12 항에 있어서, 상기 제 1 도전 패턴들의 높이는 상기 몰드 패턴들의 높이에 상응하는 반도체 메모리 소자의 제조 방법
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제 12 항에 있어서,상기 하부 전극들의 표면은 불균일한 표면 모폴로지를 갖는 반도체 메모리 소자의 제조 방법
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제 12 항에 있어서, 상기 몰드 패턴들은 라인 패턴을 갖는 반도체 메모리 소자의 제조 방법
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제 12 항에 있어서, 상기 하부 전극들은 각각, 상기 콘택들의 일부 표면과 접촉하여 상기 콘택들에 전기적으로 연결되는 반도체 메모리 소자의 제조 방법
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제 12 항에 있어서, 상기 유전막의 두께는 서로 대향하는 상기 제 1 도전 패턴들 사이에 상기 상부 전극이 형성될 제 1 트렌치를 제공할 수 있는 범위 내에서 선택되는 반도체 메모리 소자의 제조 방법
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제 17 항에 있어서, 상기 유전막 상에 상기 제 1 트렌치를 채우도록 희생막을 형성하는 단계를 더 포함하는 반도체 메모리 소자의 제조 방법
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제 18 항에 있어서, 상기 제 2 셀 분리 공정은, 상기 몰드 패턴들, 상기 제 1 도전 패턴들, 및 상기 유전막과 함께 상기 희생막에 대하여 상기 제 1 방향을 따라 수행되어 희생막 패턴들이 형성되고, 상기 제 1 방향으로 배열된 상기 몰드 절연막들, 상기 하부 전극들, 상기 유전층들, 및 상기 희생막 패턴들 사이에 상기 제 1 방향으로 연장된 제 2 트렌치가 형성되는 반도체 메모리 소자의 제조 방법
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제 19 항에 있어서, 상기 제 2 트렌치를 채우도록 상기 희생막 패턴들 상에 절연막을 형성하는 단계; 및상기 희생막 패턴들을 제거하여 상기 제 1 트렌치를 복원시키는 단계를 더 포함하며, 상기 제 2 도전층은 상기 유전층들 상에 상기 복원된 제 1 트렌치를 채우도록 형성되는 반도체 메모리 소자의 제조 방법
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제 20 항에 있어서, 상기 절연막에 대하여 하지의 상기 희생막 패턴들이 노출될 때까지 상기 절연막의 일부를 제거하여, 상기 제 2 트렌치에 매립된 절연막 패턴을 형성하는 단계를 더 포함하고, 상기 노출된 희생막 패턴들을 제거하여 상기 제 1 트렌치를 복원시키는 반도체 메모리 소자의 제조 방법
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제 12 항에 있어서, 상기 몰드 패턴들은 상기 제 1 방향으로 배열된 2 개의 콘택들마다 하나씩 형성되고 상기 제 2 방향으로 신장된 반도체 메모리 소자의 제조 방법
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