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기판 상에 형성된 드레인 영역;상기 드레인 영역 상에 형성된 채널;상기 채널 상에 형성된 쌍극자 형성막;상기 쌍극자 형성막 상에 형성된 소스 영역; 상기 채널을 둘러싸는 게이트 절연 패턴; 및 상기 게이트 절연 패턴을 둘러싸는 게이트 전극을 포함하며,상기 쌍극자 형성막은 상기 채널과 상기 소스 영역에 접촉하여 이들 사이에 쌍극자(dipole)를 형성하는 터널링 전계 효과 트랜지스터
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제 1 항에 있어서, 상기 쌍극자 형성막은 III-V족 화합물 혹은 II-VI족 화합물을 포함하는 것을 특징으로 하는 터널링 전계 효과 트랜지스터
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제 2 항에 있어서, 상기 쌍극자 형성막은 갈륨비소(GaAs), 인듐비소(InAs), 갈륨안티몬(GaSb) 혹은 인듐안티몬(InSb)을 포함하는 것을 특징으로 하는 터널링 전계 효과 트랜지스터
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제 2 항에 있어서, 상기 쌍극자 형성막은 III족 물질막 및 V족 물질막이 적층된 이중막, 혹은 II족 물질막 및 VI족 물질막이 적층된 이중막을 1개 혹은 복수 개 포함하는 것을 특징으로 하는 터널링 전계 효과 트랜지스터
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제 1 항에 있어서, 상기 채널, 상기 드레인 영역 및 상기 소스 영역은 IV족 물질을 포함하고, 상기 드레인 영역 및 상기 소스 영역은 각각 n형 및 p형 불순물로 도핑된 것을 특징으로 하는 터널링 전계 효과 트랜지스터
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제 5 항에 있어서, 상기 채널은 불순물이 도핑되지 않거나, 혹은 상기 드레인 영역보다 낮은 농도로 n형 불순물이 도핑된 터널링 전계 효과 트랜지스터
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제 5 항에 있어서, 상기 채널은 실리콘을 포함하며,상기 쌍극자 형성막에 접촉하는 상기 채널의 상면은 (001), (111) 혹은 (311) 결정면을 갖는 것을 특징으로 하는 터널링 전계 효과 트랜지스터
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8
제 1 항에 있어서, 상기 쌍극자 형성막은 상기 기판의 상면에 평행한 수평 방향을 따라 상기 게이트 전극과 적어도 부분적으로 오버랩되는 것을 특징으로 하는 터널링 전계 효과 트랜지스터
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제 8 항에 있어서, 상기 게이트 전극과 상기 수평 방향으로 오버랩되는 상기 쌍극자 형성막 부분은 상기 게이트 절연 패턴에 의해 커버되는 것을 특징으로 하는 터널링 전계 효과 트랜지스터
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p형 불순물이 도핑된 IV족 물질을 포함하며 기판 상에 형성된 소스 영역;n형 불순물이 도핑된 상기 IV족 물질을 포함하며, 상기 기판 상에 형성되어 상기 소스 영역으로부터 상기 기판 상면에 평행한 수평 방향으로 이격된 드레인 영역;상기 IV족 물질을 포함하며, 상기 소스 영역과 상기 드레인 영역 사이에 형성된 채널;III-V족 화합물 혹은 II-VI족 화합물을 포함하며, 상기 소스 영역과 상기 채널 사이에 형성되어 이들과 각각 접촉하는 쌍극자 형성막; 및상기 채널, 및 상기 쌍극자 형성막의 적어도 일부와 상기 기판 상면에 수직한 수직 방향으로 오버랩되는 게이트 전극을 포함하며,상기 쌍극자 형성막은 상기 채널과 상기 소스 영역 사이에 쌍극자(dipole)를 형성하는 터널링 전계 효과 트랜지스터
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11
제 10 항에 있어서, 상기 쌍극자 형성막은 갈륨비소(GaAs), 인듐비소(InAs), 갈륨안티몬(GaSb) 혹은 인듐안티몬(InSb)을 포함하는 것을 특징으로 하는 터널링 전계 효과 트랜지스터
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12
제 11 항에 있어서, 상기 쌍극자 형성막은 III족 물질막 및 V족 물질막이 적층된 이중막, 혹은 II족 물질막 및 VI족 물질막이 적층된 이중막을 1개 혹은 복수 개 포함하는 것을 특징으로 하는 터널링 전계 효과 트랜지스터
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13
제 10 항에 있어서, 상기 채널은 불순물이 도핑되지 않거나, 혹은 상기 드레인 영역보다 낮은 농도로 n형 불순물이 도핑된 터널링 전계 효과 트랜지스터
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14
제 10 항에 있어서, 상기 채널은 실리콘을 포함하며,상기 쌍극자 형성막에 접촉하는 상기 채널의 측면은 (001), (111) 혹은 (311) 결정면을 갖는 것을 특징으로 하는 터널링 전계 효과 트랜지스터
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15
제 10 항에 있어서, 상기 채널 및 상기 게이트 전극 사이에 형성된 게이트 절연 패턴을 더 포함하는 것을 특징으로 하는 터널링 전계 효과 트랜지스터
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16
제 15 항에 있어서, 상기 게이트 전극과 상기 수직 방향으로 오버랩되는 상기 쌍극자 형성막 부분은 상기 게이트 절연 패턴에 의해 커버되는 것을 특징으로 하는 터널링 전계 효과 트랜지스터
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17
제 10 항에 있어서, 상기 게이트 전극은 상기 채널 상에 형성되는 것을 특징으로 하는 터널링 전계 효과 트랜지스터
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18
제 17 항에 있어서, 상기 게이트 전극은 제1 게이트 전극이며,상기 채널 아래에 형성된 제2 게이트 전극을 더 포함하는 것을 특징으로 하는 터널링 전계 효과 트랜지스터
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19
기판 상에 형성되며, n형 불순물이 도핑된 실리콘을 포함하는 드레인 영역;상기 드레인 영역 상에 형성되며, 불순물이 도핑되지 않거나 혹은 상기 드레인 영역에 비해 낮은 농도로 n형 불순물이 도핑된 실리콘을 포함하는 채널;상기 채널 상에 형성되며, III-V족 화합물 혹은 II-VI족 화합물을 포함하는 쌍극자 형성막;상기 쌍극자 형성막 상에 형성되며, p형 불순물이 도핑된 실리콘을 포함하는 소스 영역; 상기 채널을 둘러싸는 게이트 절연 패턴; 상기 게이트 절연 패턴을 둘러싸는 게이트 전극;상기 소스 영역에 전기적으로 연결된 제1 콘택 플러그; 및상기 드레인 영역에 전기적으로 연결된 제2 콘택 플러그를 포함하며,상기 쌍극자 형성막은 상기 채널과 상기 소스 영역에 접촉하여 이들 사이에 쌍극자(dipole)를 형성하는 반도체 장치
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제 19 항에 있어서, 상기 쌍극자 형성막의 저면의 높이는 상기 게이트 전극의 상면의 높이보다 낮은 것을 특징으로 하는 반도체 장치
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