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기판;상기 기판 상의 제1 영역에 형성되는 수평형 제1 나노시트;상기 기판 상의 제2 영역에 형성되는 수직형 제2 나노시트; 및상기 제1 나노시트 채널 및 제2 나노시트 채널을 둘러싸는 게이트 전극;을 포함하고,상기 제1 나노시트는 밑변보다 높이가 짧은 저 종횡비로 이루어지고, 상기 제2 나노시트는 밑변보다 높이가 긴 고 종횡비로 이루어지는, 3차원 금속 산화막 반도체 전계효과 트랜지스터
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제1항에 있어서,상기 수평형 제1 나노시트는 게이트 올 어라운드(GAA) 구조로 이루어져 상기 제1 영역에 N형 MOSFET을 형성하는, 3차원 금속 산화막 반도체 전계효과 트랜지스터
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제1항에 있어서,상기 수평형 제1 나노시트는 밑변보다 높이가 짧은 저 종횡비의 제1 나노시트 채널이고, 상기 제1 영역에는 다수의 제1 나노시트가 수직으로 배치되는, 3차원 금속 산화막 반도체 전계효과 트랜지스터
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제1항에 있어서,상기 수직형 제2 나노시트는 게이트 올 어라운드(GAA) 구조로 이루어져 상기 제2 영역에 P형 MOSFET을 형성하는, 3차원 금속 산화막 반도체 전계효과 트랜지스터
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제1항에 있어서,상기 수직형 제2 나노시트는 교번하여 적층되는 제2 나노시트 채널 및 희생층으로 구성되는, 3차원 금속 산화막 반도체 전계효과 트랜지스터
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제4항에 있어서,상기 수직형 제2 나노시트는 소정의 이격거리를 갖는 다수의 제2 나노시트 채널로 구성되는, 3차원 금속 산화막 반도체 전계효과 트랜지스터
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제4항에 있어서,상기 제2 영역에는 다수의 수직형 제2 나노시트가 소정 거리 이격하여 배치되고, 상기 게이트 전극은 각각의 수직형 제2 나노시트를 둘러싸는 단위 게이트 전극을 포함하는, 3차원 금속 산화막 반도체 전계효과 트랜지스터
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제1항에 있어서,상기 채널 양단에 연결되는 소스 전극 및 드레인 전극;상기 기판 상에 형성되는 소자 분리 절연막; 및상기 제1 나노시트 및 제2 나노시트의 일부 또는 전체를 둘러싸는 게이트 절연막;을 더 포함하는, 3차원 금속 산화막 반도체 전계효과 트랜지스터
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기판을 제공하는 단계;상기 기판 상의 제1 영역에 수평형 제1 나노시트를 형성하고, 제2 영역에 수직형 제2 나노시트를 형성하는 채널 형성 단계; 및상기 제1 나노시트 및 제2 나노시트를 둘러싸는 게이트 전극을 형성하는 단계;를 포함하고,상기 채널 형성 단계는,상기 제1 나노시트는 밑변보다 높이가 짧은 저 종횡비로 형성하고, 상기 제2 나노시트는 밑변보다 높이가 긴 고 종횡비로 형성하는, 3차원 금속 산화막 반도체 전계효과 트랜지스터 제조방법
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제9항에 있어서,상기 채널 형성 단계는,에피택셜 성장 기법으로 상기 기판 상에 실리콘층과 희생층을 교번하여 성장시키는 단계; 및 상기 제1 영역 및 제2 영역에 존재하는 희생층 모두를 식각하는 단계;를 포함하는, 3차원 금속 산화막 반도체 전계효과 트랜지스터 제조방법
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제10항에 있어서,상기 제1 나노시트는 밑변보다 높이가 짧은 저 종횡비의 제1 나노시트 채널이고, 상기 채널 형성 단계는,상기 제1 영역에 다수의 제1 나노시트가 소정의 이격거리를 갖도록 수직 배치하는, 3차원 금속 산화막 반도체 전계효과 트랜지스터 제조방법
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제9항에 있어서,상기 채널 형성 단계는,에피택셜 성장 기법으로 상기 기판 상에 실리콘층과 희생층을 교번하여 성장시키는 단계; 및 상기 제1 영역에 성장된 희생층만 선택적으로 식각하는 단계;를 포함하는, 3차원 금속 산화막 반도체 전계효과 트랜지스터 제조방법
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제12항에 있어서,상기 제2 나노시트는 교번하여 적층되는 상기 실리콘층과 상기 희생층을 포함하는, 3차원 금속 산화막 반도체 전계효과 트랜지스터 제조방법
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제9항에 있어서,상기 제1 나노시트 및 제2 나노시트의 일부 또는 전체를 둘러싸는 게이트 절연막을 형성하는 단계;를 더 포함하는, 3차원 금속 산화막 반도체 전계효과 트랜지스터 제조방법
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제9항에 있어서,상기 기판 상에 소자 분리 절연막을 증착하는 단계;를 더 포함하는, 3차원 금속 산화막 반도체 전계효과 트랜지스터 제조방법
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