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기판에 형성되는 소스 및 드레인; 상기 기판에 형성되는 게이트 유전막; 및 상기 게이트 유전막 상에 형성되는 양극 접합이 삽입된 게이트를 포함하는 양극 접합 게이트 메모리 소자
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제1항에 있어서,상기 양극 접합이 삽입된 게이트는, N형-P형-N형 또는 P형-N형-P형의 불순물 분포를 만들어 밴드 오프셋(Band offset)을 구성한 상태에서, 래치 업(Latch-up) 현상으로 전하를 저장시키거나, 저장된 전하를 래치 다운(Latch-down) 현상으로 방출시켜 메모리 동작을 구현하는 것을 특징으로 하는 양극 접합 게이트 메모리 소자
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제2항에 있어서,상기 양극 접합이 삽입된 게이트는, 상기 양극 접합 사이 상기 게이트의 베이스 내에 상기 전하를 저장시키거나, 상기 양극 접합 사이 상기 게이트의 베이스 내에 저장된 상기 전하를 방출시키는 것을 특징으로 하는 양극 접합 게이트 메모리 소자
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제3항에 있어서,상기 양극 접합이 삽입된 게이트는, 상기 양극 접합 사이 상기 게이트의 베이스 내에 상기 전하를 저장시킴으로써, 온(On) 상태 및 오프(Off) 상태 사이에서의 전류 차에 따라 증가된 센싱 윈도우(Sensing window)를 갖는 것을 특징으로 하는 양극 접합 게이트 메모리 소자
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제3항에 있어서,상기 양극 접합이 삽입된 게이트는,상기 양극 접합 사이 상기 게이트의 베이스 내에 상기 전하를 저장시킴으로써, 상기 저장된 전하의 왜곡을 원천적으로 차단하는 내방사선 특성을 갖는 것을 특징으로 하는 양극 접합 게이트 메모리 소자
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제1항에 있어서,상기 양극 접합 게이트 메모리 소자는, 상기 게이트가 상기 기판의 상부에 배치되는 평면형 구조를 갖는 것을 특징으로 하는 양극 접합 게이트 메모리 소자
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제1항에 있어서,상기 양극 접합 게이트 메모리 소자는, 상기 게이트가 상기 기판 내에 매몰되는 매몰형 구조를 갖는 것을 특징으로 하는 양극 접합 게이트 메모리 소자
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제1항에 있어서,상기 양극 접합 게이트 메모리 소자는, 상기 게이트가 상기 기판에 돌출된 채널을 감싸는 핀(Fin) 구조를 갖는 것을 특징으로 하는 양극 접합 게이트 메모리 소자
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제1항에 있어서,상기 게이트 유전막은, 산화 실리콘(Silicon dioxide)막, 질화막, 산화 알루미늄(Aluminum oxide)막, 산화 하프늄(Hafnium oxide)막, 실리콘이 도핑된 산화 하프늄(Si:HfO2)막, 알루미늄이 도핑된 산화 하프늄(Al:HfO2)막, 란타늄이 도핑된 산화 하프늄(La:HfO2)막, 이트륨이 도핑된 산화 하프늄(Y:HfO2)막, 스트론튬이 도핑된 산화하프늄(Sr:HfO2)막, 산질화 하프늄(Hafnium oxynitride)막, 산화 아연(Zinc oxide)막, 란타늄 산화(Lanthanum oxide)막, 및 하프늄 실리콘 산화(Hafnium silicon oxide)막, 하프늄 지르코늄 산화(Harfnium zirconium oxide)막, 타이타늄산 바륨(BaTiO3)막, 타이타늄산 납(PbTiO3)막,칼슘 티타네이트(CaTiO3)막, 칼륨니오베이트(KNbO3)막, 티탄산 지르콘산 연(PZT)막, SrBi2Ta2O9막 또는 비스무스 페라이트(BFO)막 중 적어도 하나를 포함하는 것을 특징으로 하는 양극 접합 게이트 메모리 소자
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제1항에 있어서,상기 양극 접합 게이트 메모리 소자는,상기 기판 및 상기 소스 사이와, 상기 기판 및 상기 드레인 사이에 PN 접합 구조를 포함하지 않는 무접합(Junction-less) 트랜지스터 구조를 갖는 것을 특징으로 하는 양극 접합 게이트 메모리 소자
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제1항에 있어서,상기 기판, 상기 소스, 상기 드레인, 상기 게이트는, 금속 실리사이드 물질로 형성되는 것을 특징으로 하는 양극 접합 게이트 메모리 소자
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제11항에 있어서,상기 금속 실리사이드 물질은, NiSi, CoSi2, TiSi2, WSi2, ErSi2 또는 PtSi 중 적어도 하나를 포함하는 것을 특징으로 하는 양극 접합 게이트 메모리 소자
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양극 접합 게이트 메모리 소자의 제조 방법에 있어서, 기판에 게이트 유전막을 형성하는 단계; 상기 게이트 유전막 상에 양극 접합이 삽입된 게이트를 형성하는 단계; 및 상기 기판에 소스 및 드레인을 형성하는 단계를 포함하는 양극 접합 게이트 메모리 소자의 제조 방법
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제13항에 있어서,상기 게이트를 형성하는 단계는, N형-P형-N형 또는 P형-N형-P형의 다결정 실리콘층 구조로 상기 양극 접합이 삽입된 게이트를 형성하는 단계인 것을 특징으로 하는 양극 접합 게이트 메모리 소자의 제조 방법,
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기판에 형성되는 소스 및 드레인; 상기 기판에 형성되는 게이트 유전막; 및 상기 게이트 유전막 상에 형성되는 양극 접합이 삽입된 게이트를 포함하는 양극 접합 게이트 메모리 소자의 동작 방법에 있어서, 상기 양극 접합이 삽입된 게이트가 N형-P형-N형 또는 P형-N형-P형의 불순물 분포를 만들어 밴드 오프셋(Band offset)을 구성한 상태에서, 상기 게이트의 단자에 전압을 인가하는 단계; 및 상기 게이트의 단자에 인가되는 전압에 기초하여 메모리 동작을 수행하는 단계를 포함하고, 상기 메모리 동작을 수행하는 단계는, 상기 게이트의 단자에 인가되는 전압에 기초하여 래치 업(Latch-up) 현상으로 상기 양극 접합 사이 상기 게이트의 베이스 내에 전하를 저장시키는 단계; 또는 상기 게이트의 단자에 인가되는 전압에 기초하여 래치 다운(Latch-down) 현상으로 상기 양극 접합 사이 상기 게이트의 베이스 내에 저장된 상기 전하를 방출시키는 단계 중 어느 하나의 단계를 포함하는 것을 특징으로 하는 양극 접합 게이트 메모리 소자의 동작 방법
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