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전원전압을 공급하는 전원전압 라인 및 근접하는 다른 레일 쌍의 기저전압 라인에 제 1 파워 게이팅 회로를 통하여 연결된 가상 기저전압 라인으로 이루어진 하나 이상의 제 1 레일 쌍; 및근접하는 다른 레일 쌍의 전원전압 라인에 제 2 파워 게이팅 회로를 통하여 연결된 가상 전원전압 라인 및 기저전압을 공급하는 기저전압 라인으로 이루어진 하나 이상의 제 2 레일 쌍을 포함하는 파워 네트워크 회로
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제 1 항에 있어서, 상기 제 1 파워 게이팅 회로는 슬립모드 제어신호의 반전신호에 응답하여, 상기 근접하는 다른 레일 쌍의 기저전압 라인과 상기 가상 기저전압 라인의 연결을 스위칭하는 NMOS(N-channel metal-oxide semiconductor) 트랜지스터인 것을 특징으로 하는 파워 네트워크 회로
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제 1 항에 있어서, 상기 제 2 파워 게이팅 회로는 슬립모드 제어신호에 응답하여, 상기 근접하는 다른 레일 쌍의 전원전압 라인과 상기 가상 전원전압 라인의 연결을 스위칭하는 PMOS(P-channel metal-oxide semiconductor) 트랜지스터인 것을 특징으로 하는 파워 네트워크 회로
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전원전압을 공급하는 전원전압 라인 및 가상 기저전압 라인으로 이루어진 하나 이상의 제 1 레일 쌍을 배치하는 단계;가상 전원전압 라인 및 기저전압을 공급하는 기저전압 라인으로 이루어진 하나 이상의 제 2 레일 쌍을 배치하는 단계;상기 가상 기저전압 라인과 근접하는 다른 레일 쌍의 기저전압 라인을 NMOS(N-channel metal-oxide semiconductor) 트랜지스터로 연결하는 단계; 및 상기 가상 전원전압 라인과 근접하는 다른 레일 쌍의 전원전압 라인을 PMOS(P-channel metal-oxide semiconductor) 트랜지스터로 연결하는 단계를 포함하는 파워 네트워크 회로 설계방법
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복수의 행을 이루는 표준셀들;상기 복수의 행들 중에서 하나 이상의 제 1 행의 상부에 각각 형성되며, 전원전압을 공급하는 전원전압 라인 및 근접하는 다른 레일 쌍의 기저전압 라인과 제 1 파워 게이팅 회로를 통하여 연결된 가상 기저전압 라인으로 이루어진 하나 이상의 제 1 레일 쌍; 및상기 복수의 행들 중에서 상기 하나 이상의 제 1 행을 제외한 제 2 행의 상부에 각각 형성되며, 근접하는 다른 레일 쌍의 전원전압 라인과 제 2 파워 게이팅 회로를 통하여 연결된 가상 전원전압 라인 및 기저전압을 공급하는 기저전압 라인으로 이루어진 하나 이상의 제 2 레일 쌍을 포함하는 반도체 장치
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제 5 항에 있어서, 상기 제 1 파워 게이팅 회로는 상기 표준셀들 중 하나에 형성되고, 슬립모드 제어신호의 반전신호에 응답하여 상기 근접하는 다른 레일 쌍의 기저전압 라인과 상기 가상 기저전압 라인의 연결을 스위칭하는 NMOS(N-channel metal-oxide semiconductor) 트랜지스터인 것을 특징으로 하는 반도체 장치
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제 5 항에 있어서, 상기 제 2 파워 게이팅 회로는 상기 표준셀들 중 하나에 형성되고, 슬립모드 제어신호에 응답하여 상기 근접하는 다른 레일 쌍의 전원전압 라인과 상기 가상 전원전압 라인의 연결을 스위칭하는 PMOS(P-channel metal-oxide semiconductor) 트랜지스터인 것을 특징으로 하는 반도체 장치
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8
제 5 항에 있어서, 상기 반도체 장치의 면적을 최소화하기 위하여 상기 하나 이상의 제 1 행에만 D형 플립플롭(flip-flop)이 배치된 것을 특징으로 하는 반도체 장치
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9
제 8 항에 있어서, 상기 반도체 장치의 배선을 최소화하기 위하여 상기 D형 플립플롭과 연결되는 논리 소자는 상기 하나 이상의 제 1 행에 배치되고, 상기 논리 소자의 출력 값에 따라 슬립 벡터를 입력받는 것을 특징으로 하는 반도체 장치
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10
제 9 항에 있어서,상기 D형 플립플롭 및 상기 논리 소자가 배치된 표준셀들의 면적에 비례하여 상기 하나 이상의 제 1 행 및 상기 하나 이상의 제 2 행의 수를 조정하는 것을 특징으로 하는 반도체 장치
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슬립벡터를 결정하는 단계;상기 슬립벡터에 의해 결정되는 논리소자들의 출력 값에 따라 상기 논리소자들을 복수의 행으로 나열하는 단계;상기 복수의 행들 중에서 출력이 1인 논리소자가 배치된 하나 이상의 제 1 행의 상부에 전원전압을 공급하는 전원전압 라인 및 가상 기저전압 라인으로 이루어진 하나 이상의 제 1 레일 쌍을 각각 배치하는 단계;상기 복수의 행들 중에서 상기 하나 이상의 제 1 행을 제외한 제 2 행의 상부에 가상 전원전압 라인 및 기저전압을 공급하는 기저전압 라인으로 이루어진 하나 이상의 제 2 레일 쌍을 각각 배치하는 단계;상기 가상 기저전압 라인과 근접하는 다른 레일 쌍의 기저전압 라인을 NMOS(N-channel metal-oxide semiconductor) 트랜지스터로 각각 연결하는 단계; 및상기 가상 전원전압 라인과 근접하는 다른 레일 쌍의 전원전압 라인을 PMOS(P-channel metal-oxide semiconductor) 트랜지스터로 각각 연결하는 단계를 포함하는 반도체 장치 설계방법
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12
제 11 항에 있어서, 상기 반도체 장치의 면적을 최소화하기 위하여 상기 하나 이상의 제 1 행에만 D형 플립플롭(flip-flop)을 배치하는 단계를 더 포함하는 반도체 장치 설계방법
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13
제 12 항에 있어서, 상기 반도체 장치의 배선을 최소화하기 위하여 상기 D형 플립플롭과 연결되는 논리 소자를 상기 하나 이상의 제 1 행에 배치하는 단계를 더 포함하는 반도체 장치 설계방법
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제 13 항에 있어서,상기 D형 플립플롭 및 상기 논리 소자가 배치된 표준셀들의 면적에 비례하여 상기 하나 이상의 제 1 행 및 상기 하나 이상의 제 2 행의 수를 조정하는 단계를 더 포함하는 반도체 장치 설계방법
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