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3차원 전계효과 트랜지스터 및 그 제조방법

  • 기술번호 : KST2015161273
  • 담당센터 : 대구기술혁신센터
  • 전화번호 : 053-550-1450
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 3차원 CMOS 전계효과 트랜지스터 및 그 제조방법에 관한 것으로, NMOS 활성영역 및 PMOS 활성영역을 구비하되, 상기 활성영역들 각각은 채널영역 및 상기 채널영역에 의해 이격된 소오스/드레인 영역들을 포함하고, 상기 NMOS 활성영역 및 PMOS 활성영역이 기판의 측벽에 형성되어 서로 대향되는 반도체 기판; 상기 NMOS 채널영역 및 PMOS 채널영역의 상부로서, 상기 반도체 기판의 측벽 각각에 형성되는 게이트 전극; 및 상기 게이트 전극들과 상기 채널영역들 사이에 형성된 게이트 절연막을 포함하는 것을 특징으로 한다. 이와 같은 본 발명을 제공하게 되면, 간단한 공정으로 채널 폭 및 전기적 특성을 제어할 수 있는 소자를 제공할 수 있게 된다. 또한, 소자의 직접도를 향상시킬 수 있고 핀(fin)의 측벽을 모두 사용할 수 있으므로 다양한 타입과 형태의 소자 제작이 가능하며 작은 핀(fin)에서도 CMOS 소자를 구현할 수 있을 뿐 아니라, 핀(fin) 측벽의 높이를 조절함으로써 소자의 전기적 특성을 개선할 수 있게 된다. 3차원 CMOS 전계효과 트랜지스터, finFET, 측벽, 소오스, 드레인, 게이트 전극, 사진식각, 포토레지스트
Int. CL H01L 29/772 (2006.01)
CPC H01L 27/0924(2013.01) H01L 27/0924(2013.01) H01L 27/0924(2013.01) H01L 27/0924(2013.01)
출원번호/일자 1020070020629 (2007.02.28)
출원인 경북대학교 산학협력단
등록번호/일자 10-0853982-0000 (2008.08.19)
공개번호/일자
공고번호/일자 (20080825) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2007.02.28)
심사청구항수 12

출원인

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번호 이름 국적 주소
1 경북대학교 산학협력단 대한민국 대구광역시 북구

발명자

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번호 이름 국적 주소
1 이정희 대한민국 대구 수성구
2 함성호 대한민국 대구 수성구
3 공성호 대한민국 대구 수성구
4 나경일 대한민국 부산 북구
5 조현익 대한민국 대구 수성구

대리인

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번호 이름 국적 주소
1 김일환 대한민국 서울특별시 관악구 남부순환로 ****, ***호 제니스국제특허법률사무소 (봉천동, 청동빌딩)
2 이지연 대한민국 서울특별시 관악구 남부순환로 ****, ***호 제니스국제특허법률사무소 (봉천동, 청동빌딩)

최종권리자

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번호 이름 국적 주소
1 경북대학교 산학협력단 대한민국 대구광역시 북구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application
2007.02.28 수리 (Accepted) 1-1-2007-0175510-77
2 대리인변경신고서
Agent change Notification
2007.05.09 수리 (Accepted) 1-1-2007-0343591-06
3 선행기술조사의뢰서
Request for Prior Art Search
2007.12.05 수리 (Accepted) 9-1-9999-9999999-89
4 선행기술조사보고서
Report of Prior Art Search
2007.12.14 수리 (Accepted) 9-1-2007-0075710-32
5 의견제출통지서
Notification of reason for refusal
2008.01.21 발송처리완료 (Completion of Transmission) 9-5-2008-0026589-93
6 [지정기간연장]기간연장(단축, 경과구제)신청서
[Designated Period Extension] Application of Period Extension(Reduction, Progress relief)
2008.03.21 수리 (Accepted) 1-1-2008-0205270-97
7 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment
2008.04.21 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2008-0282771-98
8 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)
2008.04.21 수리 (Accepted) 1-1-2008-0282776-15
9 등록결정서
Decision to grant
2008.08.16 발송처리완료 (Completion of Transmission) 9-5-2008-0427899-81
10 출원인정보변경(경정)신고서
Notification of change of applicant's information
2018.03.26 수리 (Accepted) 4-1-2018-5051994-32
11 출원인정보변경(경정)신고서
Notification of change of applicant's information
2020.06.23 수리 (Accepted) 4-1-2020-5136893-04
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
NMOS 활성영역 및 PMOS 활성영역을 구비하되, 상기 활성영역들 각각에서 상기 NMOS 활성영역은 n채널영역 및 상기 n채널영역에 의해 이격된 소오스/드레인 영역을 포함하고, 상기 PMOS 활성영역은 p채널영역 및 상기 p채널영역에 의해 이격된 소오스/드레인 영역을 포함하고, 상기 NMOS 활성영역 및 PMOS 활성영역이 기판의 측벽에 형성되어 서로 대향되는 반도체 기판; 상기 n채널영역 및 p채널영역의 상부로서, 상기 반도체 기판의 측벽 각각에 형성되는 게이트 전극들; 및 상기 게이트 전극들과 상기 p 및 n채널영역들 사이에 형성된 게이트 절연막들을 포함하는 것을 특징으로 하는 3차원 CMOS 전계효과 트랜지스터
2 2
제1항에 있어서, 상기 NMOS 게이트 전극과 상기 PMOS 게이트 전극의 높이가 서로 다른 것을 특징으로 하는 3차원 CMOS 전계효과 트랜지스터
3 3
제1항에 있어서, 상기 게이트 절연막들은 산화막 또는 질화막인 것을 특징으로 하는 3차원 CMOS 전계효과 트랜지스터
4 4
제1항에 있어서, 상기 NMOS 게이트 전극의 게이트 절연막은 상기 PMOS 게이트 전극의 게이트 절연막과 다른 물질막인 것을 특징으로 하는 3차원 CMOS 전계효과 트랜지스터
5 5
(a) 반도체 기판의 양 측벽에 n채널영역 및 p채널영역에 의해 이격된 소오스/드레인 영역들을 포함하는 NMOS 활성영역 및 PMOS 활성영역을 서로 대향시켜 형성하는 단계; (b) 상기 n채널영역 및 p채널영역의 상부로, 상기 양 측벽에 게이트 절연막을 형성하는 단계; (c) 상기 양 측벽에 형성된 상기 게이트 절연막 상부에 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 3차원 CMOS 전계효과 트랜지스터 제조방법
6 6
제5항에 있어서, 상기 (a) 단계는 상기 기판 일부에 NMOS 활성영역이 형성된 기판 상층에 산화막을 형성하는 단계; 포토 마스크를 이용하여 상기 NMOS 활성영역을 포함하는 측벽 및 기판 측벽이 드러나도록 식각하는 단계; 상기 NMOS 활성영역의 측벽에 n형 불순물을 주입하여 n채널영역 및 상기 n채널영역에 의해 이격된 소오스/드레인 영역들을 포함하는 NMOS 활성영역을 형성하는 단계; 및 상기 NMOS 활성영역과 대향하는 상기 기판 측벽에 p형 불순물을 주입하여 p채널영역 및 상기 p채널영역에 의해 이격된 소오스/드레인 영역들을 포함하는 PMOS 활성영역을 형성하는 단계를 포함하는 것을 특징으로 하는 3차원 CMOS 전계효과 트랜지스터 제조방법
7 7
제5항에 있어서, 상기 (b)단계는 상기 (a) 단계를 통해 형성된 상기 NMOS 및 PMOS 활성영역 상층 및 측벽에 산화막을 형성하는 단계; 및 상기 산화막의 패터닝을 통하여 상기 각 채널영역들의 측벽을 감싸는 게이트 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 3차원 CMOS 전계효과 트랜지스터 제조방법
8 8
제5항에 있어서, 상기 (c) 단계는 상기 게이트 절연막 및 상기 기판 일부에 금속(metal)층을 증착하는 단계; 상기 증착된 금속(metal)층을 사진식각 방법을 이용하여 게이트 패터닝을 하는 단계를 포함하는 것을 특징으로 하는 3차원 CMOS 전계효과 트랜지스터 제조방법
9 9
제5항 내지 제8항 중 어느 한 항에 있어서, 상기 p채널영역 및 n채널영역은 완전 공핍이 가능한 폭을 갖는 핀이며, 상기 핀의 폭의 조절은 상기 기판의 측벽 높이에 의해 조절하는 것을 특징으로 하는 3차원 CMOS 전계효과 트랜지스터 제조방법
10 10
제5항 내지 제8항 중 어느 한 항에 있어서, 상기 NMOS 게이트전극과 상기 n채널영역 사이에 형성된 게이트 절연막을 상기 PMOS 게이트 전극과 상기 p채널영역 사이에 형성된 게이트 절연막과 다른 물질막으로 형성하는 것을 특징으로 하는 3차원 CMOS 전계효과 트랜지스터 제조방법
11 11
제5항 내지 제8항 중 어느 한 항에 있어서, 상기 게이트 절연막은 산화막 또는 질화막으로 형성하는 것을 특징으로 하는 3차원 CMOS 전계효과 트랜지스터 제조방법
12 12
제5항 내지 제8항 중 어느 한 항에 있어서,상기 NMOS 게이트 전극의 게이트 절연막을 상기 PMOS 게이트 전극의 게이트 절연막과 다른 물질막으로 형성하는 것을 징으로 하는 3차원 CMOS 전계효과 트랜지스터 제조방법
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.