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자연산화막 상에 형성된 반도체 디바이스 및 그 제조방법

  • 기술번호 : KST2015162876
  • 담당센터 : 대구기술혁신센터
  • 전화번호 : 053-550-1450
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 원자층 증착 방법(atomic layer deposition : ALD)을 통해 캡핑층을 이용하여 니켈실리사이드를 형성하여 저저항 특성을 갖는 반도체 디바이스 및 그 제조방법에 관한 것이다.이를 위해, 본 발명은, 실리콘 기판상에 게이트 패턴 및 소오스/드레인 영역을 형성하는 단계와, 상기 게이트 패턴 및 소오스/드레인 영역 상의 자연 산화막 상에 Ni 박막을 증착시키는 단계와, 상기 니켈 박막을 열처리하여 상기 게이트 패턴과 소오스/드레인 영역 상에 니켈 실리사이드막(NiSi)을 형성하는 단계를 포함하는 반도체 디바이스의 제조방법 및 이에 따라 제조된 반도체 디바이스를 제공한다.실리사이드, ALD, RTP, 살리사이드
Int. CL H01L 21/24 (2006.01) H01L 21/203 (2006.01) H01L 21/336 (2006.01)
CPC H01L 21/28518(2013.01) H01L 21/28518(2013.01) H01L 21/28518(2013.01) H01L 21/28518(2013.01) H01L 21/28518(2013.01)
출원번호/일자 1020070070912 (2007.07.14)
출원인 경북대학교 산학협력단
등록번호/일자
공개번호/일자 10-2009-0007516 (2009.01.19) 문서열기
공고번호/일자
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 거절
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2007.07.14)
심사청구항수 9

출원인

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번호 이름 국적 주소
1 경북대학교 산학협력단 대한민국 대구광역시 북구

발명자

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번호 이름 국적 주소
1 이정희 대한민국 대구 수성구
2 함성호 대한민국 대구 수성구
3 공성호 대한민국 대구 수성구
4 조현익 대한민국 대구 수성구
5 양충모 대한민국 경북 봉화군
6 배남진 대한민국 대구 수성구

대리인

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번호 이름 국적 주소
1 김일환 대한민국 서울특별시 관악구 남부순환로 ****, ***호 제니스국제특허법률사무소 (봉천동, 청동빌딩)

최종권리자

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번호 이름 국적 주소
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번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application
2007.07.14 수리 (Accepted) 1-1-2007-0513760-14
2 보정요구서
Request for Amendment
2007.07.25 발송처리완료 (Completion of Transmission) 1-5-2007-0103626-36
3 [출원서등 보정]보정서
[Amendment to Patent Application, etc.] Amendment
2007.08.10 수리 (Accepted) 1-1-2007-0580093-17
4 선행기술조사의뢰서
Request for Prior Art Search
2008.04.07 수리 (Accepted) 9-1-9999-9999999-89
5 선행기술조사보고서
Report of Prior Art Search
2008.05.13 수리 (Accepted) 9-1-2008-0027388-08
6 의견제출통지서
Notification of reason for refusal
2008.07.04 발송처리완료 (Completion of Transmission) 9-5-2008-0358322-63
7 [지정기간연장]기간연장(단축, 경과구제)신청서
[Designated Period Extension] Application of Period Extension(Reduction, Progress relief)
2008.09.04 수리 (Accepted) 1-1-2008-0629993-11
8 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment
2008.10.02 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2008-0693193-36
9 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)
2008.10.02 수리 (Accepted) 1-1-2008-0693194-82
10 최후의견제출통지서
Notification of reason for final refusal
2008.11.27 발송처리완료 (Completion of Transmission) 9-5-2008-0599538-58
11 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)
2009.01.28 수리 (Accepted) 1-1-2009-0050954-51
12 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment
2009.01.28 보정각하 (Rejection of amendment) 1-1-2009-0050953-16
13 보정각하결정서
Decision of Rejection for Amendment
2009.05.27 발송처리완료 (Completion of Transmission) 9-5-2009-0225205-89
14 거절결정서
Decision to Refuse a Patent
2009.05.27 발송처리완료 (Completion of Transmission) 9-5-2009-0225206-24
15 출원인정보변경(경정)신고서
Notification of change of applicant's information
2018.03.26 수리 (Accepted) 4-1-2018-5051994-32
16 출원인정보변경(경정)신고서
Notification of change of applicant's information
2020.06.23 수리 (Accepted) 4-1-2020-5136893-04
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
실리콘 기판상에 게이트 패턴 및 소오스/드레인 영역을 형성하는 단계와,상기 게이트 패턴 및 소오스/드레인 영역 상의 자연 산화막 상에 Ni 박막을 증착시키는 단계와,상기 니켈 박막을 열처리하여 상기 게이트 패턴과 소오스/드레인 영역 상에 니켈 실리사이드막(NiSi)을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조방법
2 2
실리콘 기판상에 게이트 패턴 및 소오스/드레인 영역을 형성하는 단계와,상기 게이트 패턴 상의 자연 산화막 상에 Ni 박막을 증착시키는 단계와,상기 니켈 박막을 열처리하여 상기 게이트 패턴 상에 니켈 실리사이드막(FUSI)을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조방법
3 3
제1항 또는 제2항에 있어서,상기 Ni 박막은 Ni 전구체를 사용하여 ALD 공정으로 형성되는 것을 특징으로 하는 반도체 디바이스의 제조방법
4 4
제1항 또는 제2항에 있어서,상기 니켈 실리사이드막 상에 캡핑층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 제조방법
5 5
제4항에 있어서,상기 캡핑층의 형성은 인시츄 공정에 의해 이루어지는 것을 특징으로 하는 반도체 디바이스의 제조방법
6 6
제4항에 있어서,상기 캡핑층은 Ta, TaN, W, Ti, TiN 중의 어느 하나를 사용하여 형성되는 것을 특징으로 하는 반도체 디바이스의 제조방법
7 7
실리콘 기판상에 형성되는 게이트 패턴 및 소오스/드레인 영역과,상기 게이트 패턴 및 소오스/드레인 영역의 자연 산화막 상에 Ni 박막을 증착하고 상기 증착된 Ni 박막을 열처리하여 상기 Ni와 실리콘을 반응시켜 형성되는 니켈 실리사이드(NiSi)막을 포함하는 것을 특징으로 하는 반도체 디바이스
8 8
실리콘 기판상에 형성되는 게이트 패턴 및 소오스/드레인 영역과;상기 게이트 패턴 상의 자연산화막 상에 Ni 박막을 증착하고 상기 증착된 Ni 박막을 열처리하여 상기 Ni와 실리콘을 반응시켜 형성되는 니켈 실리사이드(Ni FUSI)막을 포함하는 것을 특징으로 하는 반도체 디바이스
9 9
제7항 또는 제8항에 있어서,상기 Ni 박막은 Ni 전구체를 사용하여 ALD 공정으로 형성되는 것을 특징으로 하는 반도체 디바이스의 제조방법
10 10
제7항 또는 제8항에 있어서,상기 니켈 실리사이드막 상에 형성되는 캡핑층을 더 포함하는 것을 특징으로 하는 반도체 디바이스
11 11
제10항에 있어서,상기 캡핑층은 Ta, TaN, W, Ti, TiN 중의 어느 하나를 사용하여 형성되는 것을 특징으로 하는 반도체 디바이스
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.