1 |
1
나노선 다중채널 FET 소자의 제조 방법에 있어서,
(a) 포토리소그라피와 습식식각 공정을 함께 이용하여 기판 또는 기판 위의 박막에 V 홈 나노선 배열을 형성하는 단계와;
(b) 상기 V 홈 나노선 배열이 형성된 기판을 나노물질 용액에 담구어 V 홈 내부에 나노물질을 자기조립하는 단계와;
(c) 상기 나노물질이 자기조립된 V 홈 나노선 배열을 이용하여 다중채널 FET 소자를 제조하는 단계;
를 포함하는 것을 특징으로 하는 나노선 다중채널 FET 소자의 제조방법
|
2 |
2
청구항 1에 있어서,
상기 V 홈 나노선 배열을 형성하는 상기 기판 또는 기판 위 박막 물질은 Si, SOI(Silicon-On Insulator), GOI(GaAs-On Insulator), IOI(InP-On Insulator), GaAs, InP, 및 이를 기반으로 성장되는 Ⅲ-V 화합물 단결정 반도체 중 선택된 것임을 특징으로 하는 나노선 다중채널 FET 소자의 제조방법
|
3 |
3
청구항 1에 있어서,
상기 (a) 단계에서,
포토리소그라피 공정으로 제조된 반복적인 포토레지스트 직선 패턴의 폭이 2 ㎛ 이하이면서 직선 패턴 사이의 간격이 2 ㎛ 이하이고,
포토리소그라피 공정에서 반복적인 직선 패턴의 수가 임의로 조절될 수 있는 것을 특징으로 하는 나노선 다중채널 FET 소자의 제조방법
|
4 |
4
청구항 1에 있어서,
상기 (a) 단계에서,
포토리소그라피 공정으로 제조된 반복적인 포토레지스트 직선 배열이 화학적인 습식식각(chemical wet etching) 용액을 통해 이방성 식각이 되어 V 홈이 형성되는 것을 특징으로 하는 나노선 다중채널 FET 소자의 제조방법
|
5 |
5
청구항 4에 있어서,
상기 습식식각 공정에서 사용되는 식각 마스크의 물질은 포토레지스트(photoresist), SiO2, Si3N4, 폴리머(polymer), 및 금속 박막 중 선택된 것임을 특징으로 하는 나노선 다중채널 FET 소자의 제조방법
|
6 |
6
청구항 4에 있어서,
상기 습식식각 공정으로 제조된 V 홈의 식각깊이가 3 ㎛ 이하인 것을 특징으로 하는 나노선 다중채널 FET 소자의 제조방법
|
7 |
7
청구항 1에 있어서,
상기 (a)단계는,
(a1) 포토리소그라피 공정으로 제작된 반복적인 포토레지스트 직선 패턴들을 포함하는 기판을 OTS(octadecyltrichlorosilane) 용액에 담구어 OTS 박막을 상기 기판 표면에 증착시키는 단계와;
(a2) 포토레지스트를 제거하여 반복적인 OTS 패턴이 형성되고 이에 OTS 패턴 사이에서 기판이 노출되도록 하는 단계와;
(a3) OTS 박막을 식각 마스크로 사용하는 습식식각 공정을 통해 상기 기판에 V 홈 나노선 배열을 형성하는 단계;
를 포함하는 것을 특징으로 하는 나노선 다중채널 FET 소자의 제조방법
|
8 |
8
청구항 7에 있어서,
실리콘 기판이 사용될 때 V 홈이 형성되면 폭방향에 대한 깊이방향의 식각률이 400배 이상으로 커지면서 식각이 중지되도록 하는 것을 특징으로 하는 나노선 다중채널 FET 소자의 제조방법
|
9 |
9
청구항 7에 있어서,
실리콘 기판이 사용될 때 V 홈이 형성되는 식각시간을 측정하여 V 홈이 형성되기 전에 하단면의 선폭을 식각시간으로 조절하는 것을 특징으로 하는 나노선 다중채널 FET 소자의 제조방법
|
10 |
10
청구항 7에 있어서,
상기 (a1) 단계에서,
기판을 OTS 용액에 담구는 시간은 증착된 OTS 박막의 두께가 0
|
11 |
11
청구항 7에 있어서,
상기 (a3) 단계 다음에는,
(a4) 상기 V 홈 나노선 배열이 형성된 기판을 APTES(3-aminopropyl trimethoxysilane) 용액에 담구어 V 홈 내부에 APTES 박막을 증착시키는 단계;
를 더 포함하는 것을 특징으로 하는 나노선 다중채널 FET 소자의 제조방법
|
12 |
12
청구항 11에 있어서,
상기 (a4) 단계는,
상기 기판의 V 홈 내부에서 높이에 따라 APTES의 농도가 다른 APTES 박막을 형성하며,
상기 기판을 나노물질 용액 속에 담구어 상기 V 홈의 폭방향으로 한 개의 나노물질이 정렬되도록 하는 것을 특징으로 하는 나노선 다중채널 FET 소자의 제조방법
|
13 |
13
청구항 11 또는 청구항 12에 있어서,
상기 V 홈에 APTES 박막을 증착시키는 과정에서 기판을 APTES 용액에서 꺼낸 뒤 평평한 바닥에 놓아두어 APTES 용액이 V홈 내부 벽면을 따라 흘러내리도록 함으로써 APTES의 농도가 V 홈 내부에서 아래쪽으로 내려갈수록 증가되도록 하는 것을 특징으로 하는 나노선 다중채널 FET 소자의 제조방법
|
14 |
14
청구항 1에 있어서,
상기 다중채널 FET 소자를 제조하기 위한 기판 재료가 SOI 웨이퍼이고, 상기 SOI 웨이퍼에서 V 홈 나노선 배열이 형성되는 Si 박막은 언도프트(undoped) Si이며, SiO2 아래의 Si 기판은 백-게이트(back-gate) 전극을 형성하기 위해 도프트(doped) Si로 이루어진 것을 특징으로 하는 나노선 다중채널 FET 소자의 제조방법
|
15 |
15
청구항 14에 있어서,
상기 SOI 웨이퍼에서 V 홈 나노선 배열을 Si 박막 위에 형성할 때,
V 홈의 깊이방향에 대한 폭방향의 식각비율이 100 이하인 식각용액을 사용하여 V 홈 내부에서 그 하단의 SiO2가 노출되도록 형성하고, 이때 노출된 SiO2의 폭을 식각시간으로 조절하는 것을 특징으로 하는 나노선 다중채널 FET 소자의 제조방법
|
16 |
16
청구항 15에 있어서,
상기 V 홈의 내부에 정렬된 나노물질의 아랫면 부분이 상기 노출된 SiO2 위에 접촉되고, 상기 정렬된 나노물질의 양쪽 측면 부분은 상기 언도프트 Si에 접촉되어, 이웃하게 정렬된 나노물질들이 서로 전기적으로 고립되도록 한 것을 특징으로 하는 나노선 다중채널 FET 소자의 제조방법
|