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지연 고정 루프를 이용한 아날로그-디지털 변환기 및아날로그-디지털 변환 방법

  • 기술번호 : KST2015140935
  • 담당센터 : 인천기술혁신센터
  • 전화번호 : 032-420-3580
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 지연 고정 루프(DLL)를 이용한 아날로그-디지털 변환기는 제1 지연부, 제2 지연부 및 보상부를 포함한다. 제1 지연부는 제1 클럭 신호를 입력받아 아날로그 입력 신호에 따라 상기 제1 클럭 신호를 제1 지연 시간만큼 지연시킨다. 제2 지연부는 상기 N비트 디지털 신호-여기서 N은 양의 정수임-를 아날로그 신호로 변환한 기준 신호에 따라서 상기 제1 클럭 신호를 제2 지연 시간만큼 지연시킨다. 보상부는 상기 제1 지연 시간과 상기 제2 지연 시간의 차이를 감소시키도록 상기 N비트 디지털 신호를 생성하고, 상기 N비트 디지털 신호를 아날로그 신호로 변환하여 상기 기준 신호로 제공한다. 지연 셀에서의 비선형적인 특성에 상관없이 아날로그-디지털 변환을 수행할 수 있는 장점이 있다. ADC, 디지털-아날로그 변환, 비선형, 축차 근사, DLL, 지연 고정 루프
Int. CL H03M 1/50 (2006.01.01) H03M 1/06 (2006.01.01) H03M 1/38 (2006.01.01)
CPC H03M 1/50(2013.01) H03M 1/50(2013.01) H03M 1/50(2013.01) H03M 1/50(2013.01) H03M 1/50(2013.01)
출원번호/일자 1020070131490 (2007.12.14)
출원인 한양대학교 산학협력단
등록번호/일자
공개번호/일자 10-2009-0063951 (2009.06.18) 문서열기
공고번호/일자
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 거절
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2007.12.14)
심사청구항수 12

출원인

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번호 이름 국적 주소
1 한양대학교 산학협력단 대한민국 서울특별시 성동구

발명자

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번호 이름 국적 주소
1 유창식 대한민국 서울 성동구
2 석지환 대한민국 서울 성동구

대리인

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번호 이름 국적 주소
1 특허법인이상 대한민국 서울특별시 서초구 바우뫼로 ***(양재동, 우도빌딩 *층)

최종권리자

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번호 이름 국적 주소
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번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2007.12.14 수리 (Accepted) 1-1-2007-0902531-89
2 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2008.03.11 수리 (Accepted) 4-1-2008-5037763-28
3 [대리인선임]대리인(대표자)에 관한 신고서
[Appointment of Agent] Report on Agent (Representative)		 2008.07.14 수리 (Accepted) 1-1-2008-0503713-23
4 선행기술조사의뢰서
Request for Prior Art Search		 2009.02.04 수리 (Accepted) 9-1-9999-9999999-89
5 선행기술조사보고서
Report of Prior Art Search		 2009.03.13 수리 (Accepted) 9-1-2009-0013749-49
6 의견제출통지서
Notification of reason for refusal		 2009.05.29 발송처리완료 (Completion of Transmission) 9-5-2009-0232487-01
7 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2009.07.29 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2009-0464168-24
8 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2009.07.29 수리 (Accepted) 1-1-2009-0464165-98
9 최후의견제출통지서
Notification of reason for final refusal		 2009.12.24 발송처리완료 (Completion of Transmission) 9-5-2009-0531371-94
10 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2010.02.24 수리 (Accepted) 1-1-2010-0121804-89
11 거절결정서
Decision to Refuse a Patent		 2010.06.29 발송처리완료 (Completion of Transmission) 9-5-2010-0276119-58
12 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.06.05 수리 (Accepted) 4-1-2014-5068294-39
13 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.16 수리 (Accepted) 4-1-2015-5022074-70
14 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.08.05 수리 (Accepted) 4-1-2019-5155816-75
15 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.08.06 수리 (Accepted) 4-1-2019-5156285-09
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
아날로그 입력 신호를 N비트 디지털 신호-여기서 N은 양의 정수임-로 변환하는 아날로그-디지털 변환기에 있어서, 제1 클럭 신호를 입력받아 상기 아날로그 입력 신호에 따라 상기 제1 클럭 신호를 제1 지연 시간만큼 지연시키는 제1 지연부; 상기 N비트 디지털 신호를 아날로그 신호로 변환한 기준 신호에 따라서 상기 제1 클럭 신호를 제2 지연 시간만큼 지연시키는 제2 지연부; 및 상기 제1 지연 시간과 상기 제2 지연 시간의 차이를 감소시키도록 상기 N비트 디지털 신호를 생성하고, 상기 N비트 디지털 신호를 아날로그 신호로 변환하여 상기 기준 신호로 제공하는 보상부를 포함하는 아날로그-디지털 변환기
2 2
제2항에 있어서, 상기 보상부는 상기 N비트 디지털 신호를 상기 아날로그 신호로 변환하여 상기 기준 신호로 제공하는 디지털-아날로그 변환기; 및 상기 제1 지연 시간만큼 지연된 제1 클럭 신호와 상기 제2 지연 시간만큼 지연된 제1 클럭 신호를 비교하고, 상기 비교 결과에 따라서 제2 클럭 신호의 매클럭 사이클마다 상기 N비트 디지털 신호의 최상위 비트부터 최하위 비트까지 한 비트씩 판단하여 상기 제1 지연 시간과 상기 제2 지연 시간의 차이를 감소시키도록 상기 N비트 디지털 신호를 생성하는 지연 오차 보상부를 포함하는 것을 특징으로 하는 아날로그-디지털 변환기
3 3
제2항에 있어서, 상기 지연 오차 보상부는 상기 제1 지연 시간만큼 지연된 제1 클럭 신호와 상기 제2 지연 시간만큼 지연된 제1 클럭 신호를 비교하여 소정의 제어 신호를 생성하는 비교기; 상기 제2 클럭 신호의 매클럭 사이클마다 상기 N비트 디지털 신호의 해당 비트값을 이진값 ‘1’로 변화시켜 상기 제2 클럭 신호의 매클럭 사이클마다 ‘1’의 값을 가지는 N 비트 제어 신호를 생성하는 제어 논리부; 및 상기 제1 지연 시간과 상기 제2 지연 시간의 차이를 감소시키 위하여 상기 비교기로부터 생성된 소정의 제어신호와 상기 N비트 제어 신호에 기초하여 축차 근사 동작을 수행하는 축차 근사 논리 회로부를 포함하는 것을 특징으로 하는 아날로그-디지털 변환기
4 4
제3항에 있어서, 상기 비교기는 상기 기준 신호에 따른 제2 지연 시간이 상기 아날로그 입력 신호에 따른 제1 지연 시간 보다 더 큰 경우에는 ‘1’의 값을 가지는 제어 신호를 출력하고, 상기 기준 신호에 따른 제2 지연 시간이 상기 아날로그 입력 신호에 따른 제1 지연 시간보다 작은 경우에는 ‘0’의 값을 가지는 제어 신호를 생성하는 것을 특징으로 하는 아날로그-디지털 변환기
5 5
제3항에 있어서, 상기 비교기는 상기 제1 지연 시간만큼 지연된 제1 클럭 신호를 입력단으로 제공받고, 상기 제2 지연 시간만큼 지연된 제1 클럭 신호를 클럭단으로 제공받는 D-플립플롭을 포함하는 것을 특징으로하는 아날로그-디지털 변환기
6 6
제3항에 있어서, 상기 축차 근사 논리 회로부는 N개의 JK-플립플롭으로 구성되는 것을 특징으로 하는 아날로그-디지털 변환기
7 7
제3항에 있어서, 상기 제어 논리부는 상기 축차 근사 논리 회로부로부터 출력되는 N비트 디지털 신호를 입력받아 인코딩 동작을 수행하여 상기 제2 클럭 신호의 매클럭 사이클 마다 상기 N비트 디지털 신호의 해당 비트가 1이 되도록 하는 우선 순위 인코더; 및 상기 우선 순위 인코더로부터 출력된 K 비트(N은 2K임)의 출력 신호를 입력받아 디코딩하여 상기 비교기의 출력인 상기 소정의 제어 신호를 상기 N비트 디지털 신호의 해당 비트에 상응하는 JK-플립플롭의 입력으로 연결해주도록 제어하기 위한 N비트의 제어 신호를 생성하는 디코더를 포함하는 것을 특징으로 하는 아날로그-디지털 변환기
8 8
아날로그 입력 신호를 N비트 디지털 신호-여기서 N은 양의 정수임-로 변환하는 아날로그-디지털 변환 방법에 있어서, 제1 클럭 신호를 입력받아 상기 아날로그 입력 신호에 따라 상기 제1 클럭 신호를 제1 지연 시간만큼 지연시키는 단계; 상기 N비트 디지털 신호를 아날로그 신호로 변환하여 상기 기준 신호로 제공하는 단계; 상기 기준 신호에 따라서 상기 제1 클럭 신호를 제2 지연 시간만큼 지연시키는 단계; 및 상기 제1 지연 시간만큼 지연된 제1 클럭 신호와 상기 제2 지연 시간만큼 지연된 제1 클럭 신호를 비교하여 상기 제1 지연 시간과 상기 제2 지연 시간의 차이를 감소시키도록 상기 N비트 디지털 신호를 생성하는 단계를 포함하는 것을 특징으로 하로그-디지털 변환 방법
9 9
제8항에 있어서, 상기 제1 지연 시간만큼 지연된 제1 클럭 신호와 상기 제2 지연 시간만큼 지연된 제1 클럭 신호를 비교하여 상기 제1 지연 시간과 상기 제2 지연 시간의 차이를 감소시키도록 상기 N비트 디지털 신호를 생성하는 단계는 상기 제1 지연 시간만큼 지연된 제1 클럭 신호와 상기 제2 지연 시간만큼 지연된 제1 클럭 신호를 비교하는 단계; 및 상기 비교 결과에 따라서 제2 클럭 신호의 매클럭 사이클마다 상기 N비트 디지털 신호의 최상위 비트부터 최하위 비트까지 한 비트씩 판단하여 상기 제1 지연 시간과 상기 제2 지연 시간의 차이를 감소시키도록 상기 N비트 디지털 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 아날로그-디지털 변환 방법
10 10
제8항에 있어서, 상기 제1 지연 시간만큼 지연된 제1 클럭 신호와 상기 제2 지연 시간만큼 지연된 제1 클럭 신호를 비교하여 상기 제1 지연 시간과 상기 제2 지연 시간의 차이를 감소시키도록 상기 N비트 디지털 신호를 생성하는 단계는 상기 제1 지연 시간만큼 지연된 제1 클럭 신호와 상기 제2 지연 시간만큼 지연된 제1 클럭 신호를 비교하여 소정의 제어 신호를 생성하는 단계; 상기 제2 클럭 신호의 매클럭 사이클마다 상기 N비트 디지털 신호의 해당 비트값을 이진값 ‘1’로 변화시켜 상기 제2 클럭 신호의 매클럭 사이클마다 ‘1’의 값을 가지는 N 비트 제어 신호를 생성하는 단계; 및 상기 제1 지연 시간과 상기 제2 지연 시간의 차이를 감소시키 위하여 상기 생성된 소정의 제어신호와 상기 N비트 제어 신호에 기초하여 축차 근사 동작을 수행하는 단계를 포함하는 것을 특징으로 하는 아날로그-디지털 변환 방법
11 11
제10항에 있어서, 상기 제1 지연 시간만큼 지연된 제1 클럭 신호와 상기 제2 지연 시간만큼 지연된 제1 클럭 신호를 비교하여 소정의 제어 신호를 생성하는 단계는 상기 기준 신호에 따른 제2 지연 시간이 상기 아날로그 입력 신호에 따른 제1 지연 시간 보다 더 큰 경우에는 ‘1’의 값을 가지는 제어 신호를 출력하는 단계; 및 상기 기준 신호에 따른 제2 지연 시간이 상기 아날로그 입력 신호에 따른 제1 지연 시간보다 작은 경우에는 ‘0’의 값을 가지는 제어 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 아날로그-디지털 변환 방법
12 12
제11항에 있어서, 상기 제2 클럭 신호의 매클럭 사이클마다 상기 N비트 디지털 신호의 해당 비트값을 이진값 ‘1’로 변화시켜 상기 제2 클럭 신호의 매클럭 사이클마다 ‘1’의 값을 가지는 N 비트 제어 신호를 생성하는 단계는 상기 N비트 디지털 신호를 입력받아 우선순위 인코더로 인코딩하여 상기 제2 클럭 신호의 매클럭 사이클 마다 상기 N비트 디지털 신호의 해당 비트가 1이 되도록 하는 단계; 및 상기 우선 순위 인코더에 의해 생성된 K 비트(N은 2K임)의 출력 신호를 디코딩하여 상기 소정의 제어 신호를 상기 디지털 신호의 해당 비트에 상응하는 JK-플립플롭의 입력으로 연결해주도록 제어하기 위한 N비트 제어 신호를 생성하는 단계를 포함하는 것을 특징으로 하는 아날로그-디지털 변환 방법
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