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하나의 입력 신호를 지연시켜 서로 다른 지연 시간을 갖는 복수의 지연 입력 신호들을 제공하는 복수 개의 오프-칩(off-chip) 전송 채널들;
상기 복수 개의 오프-칩 전송 채널에 각각 연결되며 칩 상에 장착 되어 있는 복수 개의 온-칩(on-chip) 입력단들;
상기 각 온-칩 입력단을 통하여 상기 지연 입력 신호들을 입력 받아 복수의 내부 입력 신호들로 제공하는 복수 개의 입력 버퍼(buffer)들; 및
클럭 신호에 응답하여 상기 각 입력 버퍼로부터 수신한 각 내부 입력 신호를 샘플링하여 복수의 샘플링 신호들을 생성하는 것을 특징으로 하는 복수 개의 샘플러들(sampler)을 포함하는 것을 특징으로 하는 수신단
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제1 항에 있어서,
상기 복수 개의 온-칩 입력단들과 상기 복수 개의 입력 버퍼들의 사이에 각각 연결되어 상기 지연 입력 신호들을 안정화하는 복수 개의 온-칩 터미네이션(on-chip termination) 저항들을 더 포함하는 것을 특징으로 하는 수신단
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제2 항에 있어서,
상기 복수 개의 입력단에서 상기 지연 입력 신호들의 신호 반사(signal reflection)또는 손실을 방지하기 위하여 상기 온-칩 터미네이션 저항을 조절하는 임피던스 매칭부를 더 포함하는 것을 특징으로 하는 수신단
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제1 항에 있어서,
상기 복수의 샘플링 신호들을 수신하여 상기 지연 시간에 기초하여 정렬하여 단일 출력 신호를 생성하는 정렬기를 더 포함하는 것을 특징으로 하는 수신단
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5
상이한 복수의 지연 시간에 기초하여 결정된 복수의 지연 결정점들을 포함하며, 입력 신호를 상기 지연 시간만큼 지연시켜 복수의 지연 입력 신호들로 제공하는 오프-칩(off-chip) 전송 채널;
상기 복수의 지연 결정점들에 각각 연결되며 칩 상에 장착되어 있는 복수 개의 온-칩(on-chip) 입력단들;
상기 각 온-칩 입력단들을 통하여 상기 지연 입력 신호들을 각각 입력 받아 복수의 내부 입력 신호들로 변환하는 복수 개의 입력 버퍼들; 및
클럭 신호에 응답하여 상기 각 복수 개의 입력 버퍼들로부터 수신한 각 내부 입력 신호를 샘플링하여 복수의 샘플링 신호들을 생성하는 복수 개의 샘플러들을 포함하는 것을 특징으로 하는 수신단
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제5 항에 있어서,
상기 복수 개의 온-칩 입력단에 각각 연결되어 상기 지연 입력 신호들을 안정화하는 복수 개의 온-칩 터미네이션(on-chip termination) 저항들을 더 포함하는 것을 특징으로 하는 수신단
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7
제6 항에 있어서,
상기 복수 개의 입력단에서 상기 지연된 입력 신호들의 신호 반사(signal reflection) 혹은 손실을 방지하기 위하여 상기 온-칩 터미네이션 저항을 조절하는 임피던스 매칭부를 더 포함하는 것을 특징으로 하는 수신단
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8
제5 항에 있어서,
상기 지연 시간에 기초하여 상기 수신된 복수의 샘플링 신호들을 정렬하여 단일 수신 신호를 생성하는 것을 특징으로 하는 정렬기를 더 포함하는 것을 특징으로 하는 수신단
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9
제5 항에 있어서,
상기 지연 결정점은 상기 클럭 신호의 주파수에 기초하여 결정되는 것을 특징으로 하는 수신단
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10
오프-칩 인터페이스에서 입력 신호를 지연시켜 상이한 지연 시간을 가진 복수의 지연 입력 신호들을 제공하는 단계;
상기 복수의 지연 입력 신호들을 수신하여 복수의 내부 입력 신호들로 제공하는 단계;
클럭 신호에 응답하여 상기 내부 입력 신호들 각각을 샘플링 하여 복수의 샘플링 신호들을 생성하는 단계를 포함하는 신호 수신 방법
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제10 항에 있어서,
상기 복수의 샘플링 신호들을 정렬하는 단계를 더 포함하는 것을 특징으로 하는 신호 수신 방법
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12
제10 항에 있어서, 상기 지연 시간은 상기 클럭 신호의 주파수에 기초하여 결정되는 것을 특징으로 하는 신호 수신 방법
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