맞춤기술찾기

홈으로 가기
맞춤기술찾기
이전대상기술
프린트하기

이전대상기술

와이어 본딩 인덕턴스를 감소시키는 반도체 칩 패키지

  • 기술번호 : KST2015118678
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
상담신청 PDF 받기
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 와이어 본딩 인덕턴스를 감소시킬 수 있는 반도체 칩 패키지가 개시된다. 반도체 칩 패키지는 패키지 기판, 반도체 칩 및 적층형 커패시터를 포함한다. 적층형 커패시터의 높이는 반도체 칩의 높이와 같거나 더 낮다. 따라서 적층형 커패시터와 반도체 칩을 연결하는 와이어 본딩의 길이를 최소화하여 인덕턴스를 효율적으로 감소시킨다.
Int. CL H01L 23/12 (2006.01)
CPC
출원번호/일자 1020060113031 (2006.11.15)
출원인 한국과학기술원
등록번호/일자 10-0828499-0000 (2008.05.02)
공개번호/일자
공고번호/일자 (20080513) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2006.11.15)
심사청구항수 10

출원인

번호, 이름, 국적, 주소의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 인명정보 - 출원인 표입니다.
번호 이름 국적 주소
1 한국과학기술원 대한민국 대전광역시 유성구

발명자

번호, 이름, 국적, 주소의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 인명정보 - 발명자 표입니다.
번호 이름 국적 주소
1 김정호 대한민국 대전 유성구
2 박현정 대한민국 서울 송파구
3 윤창욱 대한민국 경기 용인시 수지구
4 유충현 대한민국 대전 동구

대리인

번호, 이름, 국적, 주소의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 인명정보 - 대리인 표입니다.
번호 이름 국적 주소
1 박영우 대한민국 서울특별시 강남구 논현로 ***, *층 **세기특허법률사무소 (역삼동, 세일빌딩)

최종권리자

번호, 이름, 국적, 주소의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 인명정보 - 최종권리자 표입니다.
번호 이름 국적 주소
1 한국과학기술원 대한민국 대전광역시 유성구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application		 2006.11.15 수리 (Accepted) 1-1-2006-0836861-13
2 선행기술조사의뢰서
Request for Prior Art Search		 2007.09.04 수리 (Accepted) 9-1-9999-9999999-89
3 [출원서등 보정]보정서
[Amendment to Patent Application, etc.] Amendment		 2007.10.10 수리 (Accepted) 1-1-2007-0727579-53
4 보정요구서
Request for Amendment		 2007.10.10 발송처리완료 (Completion of Transmission) 1-5-2007-0143941-30
5 선행기술조사보고서
Report of Prior Art Search		 2007.10.12 수리 (Accepted) 9-1-2007-0057841-93
6 [출원서등 보정]보정서
[Amendment to Patent Application, etc.] Amendment		 2007.10.16 수리 (Accepted) 1-1-2007-0740357-85
7 의견제출통지서
Notification of reason for refusal		 2007.10.31 발송처리완료 (Completion of Transmission) 9-5-2007-0588285-10
8 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2007.12.11 수리 (Accepted) 1-1-2007-0888383-98
9 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2007.12.11 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2007-0888371-40
10 등록결정서
Decision to grant		 2008.04.30 발송처리완료 (Completion of Transmission) 9-5-2008-0236816-88
11 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2013.02.01 수리 (Accepted) 4-1-2013-5019983-17
12 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5157968-69
13 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5157993-01
14 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5158129-58
15 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.04.24 수리 (Accepted) 4-1-2019-5081392-49
16 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.05.15 수리 (Accepted) 4-1-2020-5108396-12
17 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.06.12 수리 (Accepted) 4-1-2020-5131486-63
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
상부면과 하부면을 포함하며, 상기 상부면에 복수개의 신호 패드들을 포함하는 패키지 기판;상기 패키지 기판의 상부면에 배치되며, 복수개의 신호 단자들과 복수개의 전력 단자들과 복수개의 접지 단자들을 포함하는 일정한 높이의 반도체 칩;및상기 반도체 칩에 인접하여 상기 패키지 기판의 상부면에 배치되는, 상기 반도체 칩과 같거나 낮은 높이를 갖는 적어도 하나의 적층형 커패시터를 포함하며,상기 반도체 칩의 신호 단자들은 제1 와이어 본딩에 의하여 상기 패키지 기판의 신호 패드들과 연결되고,상기 적어도 하나의 적층형 커패시터는 제2 와어어 본딩에 의하여 상기 반도체 칩의 전력 단자 및 접지 단자들과 연결되는 것을 특징으로 하는 반도체 칩 패키지
2 2
제 1 항에 있어서, 상기 적어도 하나의 적층형 커패시터는 상기 반도체 칩의 전력 단자 및 접지 단자와 연결되는 전력 전극 및 접지 전극을 포함하는 것을 특징으로 하는 반도체 칩 패키지
3 3
제 1 항에 있어서, 상기 패키지 기판의 하부면에 배치되는 복수개의 솔더 볼을 더 포함하는 것을 특징으로 하는 반도체 칩 패키지
4 4
상부면과 하부면을 포함하며, 상기 상부면에 복수개의 신호 패드들을 포함하는 패키지 기판;하부면은 상기 패키지 기판의 상부면에 연결되고, 상부면에는 환형 구조의 전력 전극과 접지 전극을 포함하는, 상기 패키지 기판의 상부면에 배치되는 사각형 모양의 적층형 커패시터; 및상기 적층형 커패시터의 상부면에 배치되고, 복수개의 신호 단자들과 복수개의 전력 단자들과 복수개의 접지 단자들을 포함하며 그 크기가 상기 적층형 커패시터 보다 작은 반도체 칩을 포함하며,상기 반도체 칩의 신호 단자들과 상기 패키지 기판의 신호 패드들은 제1 와이어 본딩으로 연결되고,상기 적층형 커패시터의 전력 전극과 접지 전극들은 제2 와이어 본딩에 의하여 상기 반도체 칩의 전력 단자들 및 접지 단자들에 연결되는 것을 특징으로 하는 반도체 칩 패키지
5 5
제 4 항에 있어서, 상기 적층형 커패시터의 하부면에 존재하는 전극 단자 어레이는 상기 패키지 기판에 납땜으로 실장되는 것을 특징으로 하는 반도체 칩 패키지
6 6
제 4 항에 있어서, 상기 제1 와어어 본딩과 상기 제2 와이어 본딩의 재질은 서로 다른 것을 특징으로 하는 반도체 칩 패키지
7 7
제 4 항에 있어서, 상기 패키지 기판의 하부면에 배치되는 복수개의 솔더 볼을 더 포함하는 것을 특징으로 하는 반도체 칩 패키지
8 8
상부면과 하부면을 포함하며, 상기 상부면에 복수개의 신호 패드들을 포함하는 패키지 기판;하부면은 상기 패키지 기판의 상부면에 연결되고, 상부면에 복수개의 신호 단자들과 복수개의 전력 단자들과 복수개의 접지 단자들을 포함하며, 상기 패키지 기판의 상부면에 배치되는 반도체 칩; 및하부면은 상기 반도체 칩의 상부면에 연결되고, 상부면에 환형 구조의 전력 전극과 접지 전극을 포함하며, 상기 패키지 기판의 상부면에 배치되며 그 크기가 상기 반도체 칩의 크기보다 작은 적층형 커패시터를 포함하며,상기 반도체 칩의 신호 단자들은 제1 와이어 본딩에 의하여 상기 패키지 기판의 신호 패드들과 연결되고,상기 적층형 커패시터의 전력 전극과 접지 전극들은 제2 와이어 본딩에 의하여 상기 반도체 칩의 전력 단자들 및 접지 단자들에 연결되는 것을 특징으로 하는 반도체 칩 패키지
9 9
제 8 항에 있어서, 상기 제1 와이어 본딩의 재질과 상기 제2 와이어 본딩의 재질은 서로 다른 것을 특징으로 하는 반도체 칩 패키지
10 10
제 8 항에 있어서, 상기 패키지 기판의 하부면에 배치되는 솔더 볼을 더 포함하는 것을 특징으로 하는 반도체 칩 패키지
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.