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관통 웨이퍼 비아를 포함하는 적층 칩 패키지 및 이의 생산방법

  • 기술번호 : KST2015113022
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 적층칩 패키지는 반도체 기판, 복수의 반도체 칩들, 제1 관통 웨이퍼 비아들 및 제2 관통 웨이퍼 비아들을 포함한다. 복수의 반도체 칩들은 반도체 기판 상에 적층되고, 복수의 제1 관통 웨이퍼 비아들은 복수의 반도체 칩들의 제1 동일 좌표 상에 형성되어 반도체 칩들을 관통하며 고주파 신호를 전송하고, 복수의 제2 관통 웨이퍼 비아들은 복수의 제1 웨이퍼 비아들이 위치한 좌표와 다른 제2 동일 좌표 상에 형성되어 반도체 칩들을 관통하며 이산화규소(SiO2)막으로 둘러싸여 저주파 신호를 전송하는 복수의 제2 관통 웨이퍼 비아들을 포함하여 주파수 대역에 관계없이 안정되고 깨끗한 신호를 전달할 수 있다.
Int. CL H01L 23/52 (2006.01) H01L 23/12 (2006.01)
CPC
출원번호/일자 1020080033490 (2008.04.11)
출원인 한국과학기술원
등록번호/일자 10-0963593-0000 (2010.06.07)
공개번호/일자 10-2009-0108193 (2009.10.15) 문서열기
공고번호/일자 (20100615) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2008.04.11)
심사청구항수 15

출원인

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번호 이름 국적 주소
1 한국과학기술원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 김정호 대한민국 대전 유성구
2 유충현 대한민국 대전 유성구
3 박준서 대한민국 대전 유성구

대리인

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번호 이름 국적 주소
1 박영우 대한민국 서울특별시 강남구 논현로 ***, *층 **세기특허법률사무소 (역삼동, 세일빌딩)

최종권리자

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번호 이름 국적 주소
1 한국과학기술원 대한민국 대전광역시 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2008.04.11 수리 (Accepted) 1-1-2008-0258310-56
2 선행기술조사의뢰서
Request for Prior Art Search		 2009.06.08 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2009.07.10 수리 (Accepted) 9-1-2009-0039861-53
4 의견제출통지서
Notification of reason for refusal		 2010.01.11 발송처리완료 (Completion of Transmission) 9-5-2010-0012154-22
5 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2010.02.23 수리 (Accepted) 1-1-2010-0116877-83
6 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2010.02.23 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2010-0116865-35
7 등록결정서
Decision to grant		 2010.06.01 발송처리완료 (Completion of Transmission) 9-5-2010-0236391-23
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2013.02.01 수리 (Accepted) 4-1-2013-5019983-17
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5157993-01
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5157968-69
11 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5158129-58
12 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.04.24 수리 (Accepted) 4-1-2019-5081392-49
13 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.05.15 수리 (Accepted) 4-1-2020-5108396-12
14 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.06.12 수리 (Accepted) 4-1-2020-5131486-63
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
반도체 기판(780); 상기 반도체 기판(780) 상에 적층되는 복수의 반도체 칩들(710, 720, 730, 740); 상기 복수의 반도체 칩들(710, 720, 730, 740)의 제1 위치 상에 형성되어 상기 반도체 칩들(710, 720, 730, 740)을 관통하며 고주파 신호를 전송하는 복수의 제1 관통 웨이퍼 비아들(713); 및 상기 복수의 제1 웨이퍼 비아들(713)이 위치한 상기 제1 위치와 다른 제2 위치 상에 형성되어 상기 반도체 칩들(710, 720, 730, 740)을 관통하며 이산화규소(SiO2)막(712a, 712b)으로 둘러싸여 저주파 신호를 전송하는 복수의 제2 관통 웨이퍼 비아들(711a, 711b)을 포함하며, 상기 고주파 신호는 1GHz 이상의 주파수를 가지는 신호이고, 상기 저주파 신호는 1GHz 미만의 주파수를 가지는 신호이며, 상기 복수의 제2 관통 웨이퍼 비아들(711a, 711b)과 상기 이산화규소막(712a, 712b) 사이에는 밀착력을 증가시키는 탄탈막이 배치되는 적층 칩 패키지(700)
2 2
제1항에 있어서, 상기 반도체 칩들 사이에 위치하는 복수의 인터포저(interposer)들을 더 포함하는 것을 특징으로 하는 적층 칩 패키지
3 3
반도체 기판(890); 상기 반도체 기판(890) 상에 적층되는 복수의 반도체 칩들(810, 820, 830, 840); 상기 복수의 반도체 칩(810, 820, 830, 840)들의 동일 좌표 상에 형성되어 상기 반도체 칩들(810, 820, 830, 840)을 관통하며 이산화규소막(812a, 812b)으로 둘러싸여 저주파 신호를 전달하는 복수의 관통 웨이퍼 비아들(811a, 811b); 및 상기 복수의 반도체 칩들(810, 820, 830, 840)과 상기 반도체 기판(890)을 각각 연결하고 고주파 신호를 전달하는 복수의 와이어 본드(wire-bond)들(813a)을 포함하며, 상기 고주파 신호는 1GHz 이상의 주파수를 가지는 신호이고, 상기 저주파 신호는 1GHz 미만의 주파수를 가지는 신호이며, 상기 복수의 제2 관통 웨이퍼 비아들(811a, 811b)과 상기 이산화규소막(812a, 812b) 사이에는 밀착력을 증가시키는 탄탈막이 배치되는 적층 칩 패키지(800a)
4 4
제3항에 있어서, 상기 복수의 반도체 칩들은 동일한 크기를 가지는 것을 특징으로 하는 적층 칩 패키지
5 5
제3항에 있어서, 상기 복수의 반도체 칩들은 상이한 크기를 가지는 것을 특징으로 하는 적층 칩 패키지
6 6
제5항에 있어서, 상기 복수의 반도체 칩들은 크기가 큰 순서대로 적층되는 것을 특징으로 하는 적층 칩 패키지
7 7
제5항에 있어서, 상기 복수의 반도체 칩들은 크기가 작은 순서대로 적층되는 것을 특징으로 하는 적층 칩 패키지
8 8
제3항에 있어서, 상기 복수의 반도체 칩들 사이에 위치하는 복수의 인터포저들을 더 포함하는 것을 특징으로 하는 적층 칩 패키지
9 9
복수의 반도체 칩들(710, 720, 730, 740)의 동일 좌표 상에 상기 복수의 반도체 칩들(710, 720, 730, 740)을 각각 관통하는 복수의 관통 웨이퍼 비아들(711a, 711b, 713)을 형성하는 단계; 상기 복수의 관통 웨이퍼 비아들 중 일부의 관통 웨이퍼 비아들(711a, 711b)을 둘러싸는 이산화규소(SiO2)막(712a, 712b)을 형성하는 단계; 및 반도체 기판(780) 위에 상기 복수의 반도체 칩들(710, 720, 730, 740)을 순서대로 적층하는 단계를 포함하며, 상기 일부의 관통 웨이퍼 비아들(711a, 711b)은 저주파 신호를 전송하고, 상기 복수의 관통 웨이퍼 비아들 중 상기 일부의 관통 웨이퍼 비아들을 제외한 관통 웨이퍼 비아들(713)은 고주파 신호를 전송하며, 상기 고주파 신호는 1GHz 이상의 주파수를 가지는 신호이고, 상기 저주파 신호는 1GHz 미만의 주파수를 가지는 신호이며, 상기 일부의 관통 웨이퍼 비아들(711a, 711b)과 상기 이산화규소막(712a, 712b) 사이에는 밀착력을 증가시키는 탄탈막이 배치되는 것을 특징으로 하는 적층 칩 패키지 생산 방법
10 10
제9항에 있어서, 상기 복수의 반도체 칩들을 적층하는 단계는 상기 복수의 반도체 칩들 사이에 복수의 인터포저들을 적층하는 단계를 포함하는 것을 특징으로 하는 적층 칩 패키지 생산 방법
11 11
복수의 반도체 칩들(810, 820, 830, 840)의 동일 좌표 상에 상기 복수의 반도체 칩들(810, 820, 830, 840)을 각각 관통하는 복수의 관통 웨이퍼 비아들(811a, 811b)을 형성하는 단계; 상기 복수의 관통 웨이퍼 비아들(811a, 811b)을 둘러싸는 이산화규소막(812a, 812b)을 형성하는 단계; 반도체 기판(890) 위에 상기 복수의 반도체 칩들(810, 820, 830, 840)을 순서대로 적층하는 단계; 및 상기 복수의 반도체 칩들(810, 820, 830, 840) 각각과 상기 반도체 기판(890)을 복수의 와이어 본드들(813a)로 연결하는 단계를 포함하며, 상기 복수의 관통 웨이퍼 비아들(811a, 811b)은 저주파 신호를 전송하며 상기 복수의 와이어 본드들(813a)은 고주파 신호들을 전송하며, 상기 고주파 신호는 1GHz 이상의 주파수를 가지는 신호이고, 상기 저주파 신호는 1GHz 미만의 주파수를 가지는 신호이며, 상기 일부의 관통 웨이퍼 비아들(811a, 811b)과 상기 이산화규소막(812a, 812b) 사이에는 밀착력을 증가시키는 탄탈막이 배치되는 것을 특징으로 하는 적층 칩 패키지 생산 방법
12 12
제11항에 있어서, 상기 복수의 반도체 칩들은 동일한 크기인 것을 특징으로 하는 적층 칩 패키지 생산 방법
13 13
제11항에 있어서, 상기 복수의 반도체 칩들을 적층하는 단계는 상기 복수의 반도체 칩들 사이에 위치하는 복수의 인터포저들을 적층하는 단계를 포함하는 것을 특징으로 하는 적층 칩 패키지 생산 방법
14 14
제11항에 있어서, 상기 복수의 반도체 칩들을 서로 상이한 크기이며, 상기 반도체 기판위에 크기가 큰 순서대로 적층되는 것을 특징으로 하는 적층 칩 패키지 생산 방법
15 15
제11항에 있어서, 상기 복수의 반도체 칩들을 서로 상이한 크기이며, 상기 반도체 기판위에 크기가 작은 순서대로 적층되는 것을 특징으로 하는 적층 칩 패키지 생산 방법
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.