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상부 면에 회로 패턴이 형성된 제1 기판;
상기 제1 기판상에 형성된 회로 패턴에 일 측면이 접합되어 있는 복수 개의 반도체 칩;
하부 면에 형성된 회로 패턴에 상기 복수 개의 반도체 칩의 타 측면이 접합되어 있는 제2 기판; 및
상기 복수 개의 반도체 칩 사이에 형성되는 단열 기판을 포함하여 이루어지는 멀티 칩 패키지
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제1항에 있어서,
상기 제2 기판 상부에 형성되는 패드; 및
상기 패드 하부에 상기 제2 기판을 관통하며 형성되고 도전성 물질로 충전되는 비아 홀;을 더 포함하여 이루어지며,
상기 패드는 상기 비아 홀을 통하여 상기 제2 기판 하부 면에 형성된 회로 패턴과 연결되는 것을 특징으로 하는 멀티 칩 패키지
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제1항에 있어서,
상기 제1 기판 및 제2 기판은 저온 동시 소성 세라믹(Low Temperature Co-fired Ceramic : LTCC) 기판인 것을 특징으로 하는 멀티 칩 패키지
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5
제1항에 있어서,
상기 단열 기판에는 내부를 관통하고 도전성 물질이 충전된 비아 홀이 형성되어 있으며, 상기 제2 기판의 하부 면에 형성된 회로 패턴과 상기 제1 기판의 상부 면에 형성된 회로 패턴은 상기 단열 기판을 관통하며 형성된 비아 홀을 통하여 연결되는 것을 특징으로 하는 멀티 칩 패키지
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6
제1항에 있어서,
상기 제1 기판의 상부 면 및 제2 기판의 하부 면은 상기 복수 개의 반도체 칩의 크기에 따라 복수 개의 돌출부가 형성되어 있으며, 상기 복수 개의 반도체 칩은 상기 돌출부상에 형성된 회로 패턴에 접합되는 것을 특징으로 하는 멀티 칩 패키지
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7
제6항에 있어서,
상기 제1 기판 및 제2 기판은 실리콘으로 이루어지는 것을 특징으로 하는 멀티 칩 패키지
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8
제1항 또는 제6항에 있어서,
상기 복수 개의 반도체 칩의 양 측면에는 접합 패드가 형성되어 있는 것을 특징으로 하는 멀티 칩 패키지
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제1 기판 상부 면에 회로 패턴을 형성하고, 제2 기판 하부 면에 회로 패턴을 형성하는 단계;
복수 개의 반도체 칩의 양 측면에 접합 패드를 형성하는 단계; 및
상기 복수 개의 반도체 칩의 양 측면에 형성된 접합 패드를 상기 제1 기판 상부 면에 형성된 회로 패턴 및 상기 제2 기판 하부 면에 형성된 회로 패턴에 각각 접합하는 단계;를 포함하여 이루어지고,
상기 제1 기판 및 제2 기판은 저온 동시 소성 세라믹(Low Temperature Co-fired Ceramic : LTCC) 기판인 것을 특징으로 하는 멀티 칩 패키지의 제조방법
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제9항에 있어서,
상기 제2 기판 하부 면에 회로 패턴을 형성한 이후에,
상기 제2 기판을 관통하고 도전성 물질이 충전된 비아 홀을 형성하는 단계; 및
상기 제2 기판 상부의 비아 홀이 형성된 영역에 패드를 형성하는 단계를 더 포함하여 이루어지며,
상기 패드는 상기 비아 홀을 통하여 제2 기판의 하부 면에 형성된 회로 패턴과 연결되는 것을 특징으로 하는 멀티 칩 패키지의 제조방법
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제9항에 있어서,
상기 복수 개의 반도체 칩의 양 측면에 형성된 접합 패드와 상기 제1 기판 상부 면에 형성된 회로 패턴 및 상기 제2 기판 하부 면에 형성된 회로 패턴과의 접합은, 솔더 크림(Solder Cream) 또는 에폭시(Epoxy)에 의해서 이루어지는 것을 특징으로 하는 멀티 칩 패키지의 제조방법
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