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캡핑층을 형성한 반도체 디바이스 및 그 제조방법

  • 기술번호 : KST2015161691
  • 담당센터 : 대구기술혁신센터
  • 전화번호 : 053-550-1450
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 원자층 증착 방법(atomic layer deposition : ALD)을 통해 캡핑층을 이용하여 니켈실리사이드를 형성하여 저저항을 갖게 하는 반도체 디바이스 및 그 제조방법에 관한 것이다.이를 위해, 본 발명은, 실리콘 기판상에 게이트 패턴 및 소오스/드레인 영역을 형성하는 단계와, 상기 게이트 패턴 및 소오스/드레인 영역이 형성된 상기 실리콘 기판상에 ALD 공정으로 니켈 박막을 증착시키는 단계와, 상기 니켈 박막 상에 캡핑층을 형성하는 단계와, 상기 캡핑층이 형성된 상기 실리콘 기판을 열처리하여 상기 게이트 패턴과 소오스/드레인 영역상에 니켈 실리사이드막을 형성하는 단계를 포함하는 반도체 디바이스 및 그 제조방법을 제공한다.실리사이드, ALD, RTP, 살리사이드
Int. CL H01L 21/20 (2006.01)
CPC H01L 21/28518(2013.01) H01L 21/28518(2013.01) H01L 21/28518(2013.01) H01L 21/28518(2013.01)
출원번호/일자 1020070020627 (2007.02.28)
출원인 경북대학교 산학협력단
등록번호/일자
공개번호/일자 10-2008-0079953 (2008.09.02) 문서열기
공고번호/일자
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 거절
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2007.02.28)
심사청구항수 6

출원인

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번호 이름 국적 주소
1 경북대학교 산학협력단 대한민국 대구광역시 북구

발명자

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번호 이름 국적 주소
1 이정희 대한민국 대구 수성구
2 함성호 대한민국 대구 수성구
3 공성호 대한민국 대구 수성구
4 나경일 대한민국 부산 북구
5 양충모 대한민국 경북 봉화군
6 윤상원 대한민국 대구 동구
7 조현익 대한민국 대구 수성구

대리인

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번호 이름 국적 주소
1 김일환 대한민국 서울특별시 관악구 남부순환로 ****, ***호 제니스국제특허법률사무소 (봉천동, 청동빌딩)
2 이지연 대한민국 서울특별시 관악구 남부순환로 ****, ***호 제니스국제특허법률사무소 (봉천동, 청동빌딩)

최종권리자

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번호 이름 국적 주소
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application
2007.02.28 수리 (Accepted) 1-1-2007-0175500-10
2 대리인변경신고서
Agent change Notification
2007.05.09 수리 (Accepted) 1-1-2007-0343591-06
3 의견제출통지서
Notification of reason for refusal
2008.03.31 발송처리완료 (Completion of Transmission) 9-5-2008-0181128-16
4 [지정기간연장]기간연장(단축, 경과구제)신청서
[Designated Period Extension] Application of Period Extension(Reduction, Progress relief)
2008.06.02 수리 (Accepted) 1-1-2008-0392948-74
5 [지정기간연장]기간연장(단축, 경과구제)신청서
[Designated Period Extension] Application of Period Extension(Reduction, Progress relief)
2008.07.31 불수리 (Non-acceptance) 1-1-2008-0552866-37
6 서류반려이유안내서
Notice of Reason for Return of Document
2008.08.11 발송처리완료 (Completion of Transmission) 1-5-2008-0098664-87
7 서류반려안내서
Notification for Return of Document
2008.09.29 발송처리완료 (Completion of Transmission) 1-5-2008-0116101-17
8 거절결정서
Decision to Refuse a Patent
2008.10.30 발송처리완료 (Completion of Transmission) 9-5-2008-0554606-77
9 출원인정보변경(경정)신고서
Notification of change of applicant's information
2018.03.26 수리 (Accepted) 4-1-2018-5051994-32
10 출원인정보변경(경정)신고서
Notification of change of applicant's information
2020.06.23 수리 (Accepted) 4-1-2020-5136893-04
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
실리콘 기판상에 게이트 패턴 및 소오스/드레인 영역을 형성하는 단계와;상기 게이트 패턴 및 소오스/드레인 영역이 형성된 상기 실리콘 기판상에 ALD 공정으로 니켈 박막을 증착시키는 단계와;상기 니켈 박막 상에 캡핑층을 형성하는 단계와;상기 캡핑층이 형성된 상기 실리콘 기판을 열처리하여 상기 게이트 패턴과 소오스/드레인 영역상에 니켈 실리사이드막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조방법
2 2
실리콘 기판상에 게이트 패턴 및 소오스/드레인 영역을 형성하는 단계와;상기 게이트 패턴이 형성된 상기 실리콘 기판상에 ALD 공정으로 니켈 박막을 증착시키는 단계와;상기 니켈 박막상에 캡핑층을 형성하는 단계와,상기 캡핑층이 형성된 상기 실리콘 기판을 열처리하여 상기 게이트 패턴 상에 니켈 실리사이드막(Ni FUSI)을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 제조방법
3 3
제1항 또는 제2항에 있어서,상기 캡핑층은 Ta, TaN, W, Ti, TiN 중의 어느 하나를 사용하여 형성되는 것을 특징으로 하는 반도체 디바이스의 제조방법
4 4
실리콘 기판상에 형성되는 게이트 패턴 및 소오스/드레인 영역과;상기 게이트 패턴 및 소오스/드레인 영역이 형성된 상기 실리콘 기판상에 형성되는 니켈 박막과;상기 니켈 박막 상에 형성되는 캡핑층과;상기 캡핑층이 형성된 상기 실리콘 기판이 열처리되어 상기 게이트 패턴과 소오스/드레인 영역상에 형성되는 니켈 실리사이드막을 포함하는 것을 특징으로 하는 반도체 디바이스
5 5
실리콘 기판상에 형성되는 게이트 패턴 및 소오스/드레인 영역과;상기 게이트 패턴이 형성된 상기 실리콘 기판상에 형성되는 니켈 박막과;상기 니켈 박막 상에 형성되는 캡핑층과;상기 캡핑층이 형성된 상기 실리콘 기판이 열처리되어 상기 게이트 패턴에 형성되는 니켈 실리사이드(Ni FUSI)막을 포함하는 것을 특징으로 하는 반도체 디바이스
6 6
제4항 또는 제5항에 있어서,상기 캡핑층은 Ta, TaN, W, Ti, TiN 중의 어느 하나를 사용하여 형성되는 것을 특징으로 하는 반도체 디바이스
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.