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반도체 소자 및 그 제작 방법

  • 기술번호 : KST2014060886
  • 담당센터 : 대구기술혁신센터
  • 전화번호 : 053-550-1450
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명에 의한 반도체 소자 제작 방법은 기판 상에 버퍼층을 형성하는 단계, 버퍼층 상에 n-타입 도펀트로 도핑된 도핑층을 형성하는 단계, 도핑층 상의 일 영역에 매립 절연층을 형성하는 단계, ELO 방식을 통하여, 도핑층 상의 나머지 영역 및 매립 절연층 상에 미도핑(undoped)층을 형성하는 단계, 도핑층의 일 영역을 제외한 나머지 영역 상에 형성된 미도핑층을 에칭하는 단계, 미도핑층의 제 1 영역 상에 절연층을 형성하는 단계, 절연층 상에 제 1 게이트를 형성하는 단계 및 미도핑층의 제 2 영역 및 제 3 영역 상의 각각에 소스 및 드레인을 형성하는 단계를 포함할 수 있다.
Int. CL H01L 29/78 (2006.01) H01L 21/20 (2006.01) H01L 21/18 (2006.01)
CPC H01L 21/02647(2013.01) H01L 21/02647(2013.01) H01L 21/02647(2013.01) H01L 21/02647(2013.01)
출원번호/일자 1020100093066 (2010.09.27)
출원인 경북대학교 산학협력단
등록번호/일자 10-1255808-0000 (2013.04.11)
공개번호/일자 10-2012-0031597 (2012.04.04) 문서열기
공고번호/일자 (20130417) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2010.09.27)
심사청구항수 17

출원인

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번호 이름 국적 주소
1 경북대학교 산학협력단 대한민국 대구광역시 북구

발명자

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번호 이름 국적 주소
1 이정희 대한민국 대구광역시 수성구
2 임기식 대한민국 대구광역시 북구
3 김기원 대한민국 대구광역시 수성구
4 김동석 대한민국 대구광역시 동구
5 김륜휘 대한민국 울산광역시 북구

대리인

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번호 이름 국적 주소
1 이현수 대한민국 서울특별시 마포구 백범로 ***(신공덕동) 메트로디오빌빌딩 ****호(이현수상표특허법률사무소)
2 정홍식 대한민국 서울시 서초구 강남대로 *** 신덕빌딩 *층(나우특허법률사무소)
3 김태헌 대한민국 서울시 서초구 강남대로 *** 신덕빌딩 *층(나우특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 경북대학교 산학협력단 대구광역시 북구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2010.09.27 수리 (Accepted) 1-1-2010-0617608-81
2 [대리인해임]대리인(대표자)에 관한 신고서
[Dismissal of Sub-agent] Report on Agent (Representative)		 2011.03.29 수리 (Accepted) 1-1-2011-0227768-19
3 선행기술조사의뢰서
Request for Prior Art Search		 2011.06.14 수리 (Accepted) 9-1-9999-9999999-89
4 선행기술조사보고서
Report of Prior Art Search		 2011.07.15 수리 (Accepted) 9-1-2011-0061445-93
5 의견제출통지서
Notification of reason for refusal		 2012.03.19 발송처리완료 (Completion of Transmission) 9-5-2012-0158052-22
6 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2012.05.21 수리 (Accepted) 1-1-2012-0405401-45
7 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2012.05.21 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2012-0405402-91
8 최후의견제출통지서
Notification of reason for final refusal		 2012.10.02 발송처리완료 (Completion of Transmission) 9-5-2012-0589626-16
9 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2012.12.03 수리 (Accepted) 1-1-2012-1001753-60
10 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2012.12.03 보정승인 (Acceptance of amendment) 1-1-2012-1001752-14
11 등록결정서
Decision to grant		 2013.03.29 발송처리완료 (Completion of Transmission) 9-5-2013-0214234-73
12 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2018.03.26 수리 (Accepted) 4-1-2018-5051994-32
13 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.06.23 수리 (Accepted) 4-1-2020-5136893-04
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
기판;상기 기판 상에 형성된 버퍼층;상기 버퍼층 상에 형성된 도핑층;상기 도핑층의 가장자리 영역을 노출시켜 형성된 매립 절연층;상기 매립 절연층 상에서 상기 기판의 상측면과 수직한 방향으로의 성장 속도를 상기 상측면과 수평한 방향으로의 성장 속도보다 빠르게 하여 성장하는 ELO(epitaxial lateral overgrowth) 방식을 통하여 형성된 미도핑(undoped)층; 상기 미도핑층의 제 2 영역 및 제 3 영역 상에 각각 형성된 소스 및 드레인;상기 미도핑층의 제 1 영역 상에 형성된 절연층; 상기 절연층 상에 형성된 제 1 게이트; 및상기 도핑층의 일면에 형성된 제 2 게이트;를 포함하되,상기 매립 절연층은 상기 미도핑층이 상기 ELO 방식에 의해 성장될 때 상기 노출시킨 가장자리 영역을 통해 상기 매립 절연층이 내부에 포함되도록 하여 상기 도핑층에 접촉함으로써 형성되며,상기 미도핑층은 상기 가장자리 영역을 통해 상기 도핑층에 접촉한 상기 미도핑층이 제거되어 형성되는 것을 특징으로 하는 반도체 소자
2 2
제 1 항에 있어서,상기 도핑층은 n-타입 도펀트로 도핑된 n-타입 GaN층이며,상기 미도핑층은 GaN층인 반도체 소자
3 3
제 1 항에 있어서,상기 제 2 게이트는, 상기 도핑층에서의 상기 매립 절연층이 형성되지 않은 나머지 영역 상에 형성된 것을 특징으로 하는 반도체 소자
4 4
제 1 항에 있어서,상기 기판 및 상기 버퍼층의 일부가 백사이드 에칭(back-side etching)되어 상기 도핑층의 일 영역을 노출시키는 트렌치(trench);를 더 포함하며,상기 제 2 게이트는, 상기 트렌치내에서 상기 도핑층 상에 형성된 것을 특징으로 하는 반도체 소자
5 5
제 1 항에 있어서,상기 기판은 실리콘, 사파이어, SiC 및 GaN 중 하나인 것을 특징으로 하는 반도체 소자
6 6
제 1 항에 있어서,상기 버퍼층은 GaN, AlGaN, InGaN 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 소자
7 7
제 1 항에 있어서, 상기 매립 절연층은 SiO2 또는 HfO2인 것을 특징으로 하는 반도체 소자
8 8
제 1 항에 있어서,상기 절연층은 Al2O3, Si3N4, HfO2, SiO2 중 하나인 것을 특징으로 하는 반도체 소자
9 9
기판 상에 버퍼층을 형성하는 단계;상기 버퍼층 상에 n-타입 도펀트로 도핑된 도핑층을 형성하는 단계;상기 도핑층의 가장자리 영역을 노출시켜 매립 절연층을 형성하는 단계;상기 매립 절연층 상에서 상기 기판의 상측면과 수직한 방향으로의 성장 속도를 상기 상측면과 수평한 방향으로의 성장 속도보다 빠르게 하여 성장하는 ELO 방식을 통하여, 상기 도핑층 상의 상기 가장자리 영역 및 상기 매립 절연층 상에 미도핑(undoped)층을 형성하는 단계;상기 도핑층의 상기 가장자리 영역 상에 형성된 미도핑층을 에칭하는 단계;상기 미도핑층의 제 1 영역 상에 절연층을 형성하는 단계; 상기 절연층 상에 제 1 게이트를 형성하는 단계; 및상기 미도핑층의 제 2 영역 및 제 3 영역 상의 각각에 소스 및 드레인을 형성하는 단계;를 포함하되,상기 매립 절연층은 상기 미도핑층이 상기 ELO 방식에 의해 성장될 때 상기 노출시킨 가장자리 영역을 통해 상기 매립 절연층이 내부에 포함되도록 하여 상기 도핑층에 접촉함으로써 형성되는 것을 특징으로 하는 반도체 소자 제작 방법
10 10
제 9 항에 있어서,상기 도핑층은 n-타입 도펀트로 도핑된 n-타입 GaN층이며,상기 미도핑층은 GaN층인 반도체 소자 제작 방법
11 11
제 9 항에 있어서,상기 도핑층의 상기 가장자리 영역 상에 형성된 미도핑층을 에칭하는 단계는,RIE(reactive ion etching)을 이용하여 상기 미도핑층을 에칭하는 것을 특징으로 하는 반도체 소자 제작 방법
12 12
제 9 항에 있어서,상기 도핑층의 상기 절연층이 형성되지 않은 나머지 영역 상에 제 2 게이트를 형성하는 단계;를 더 포함하는 반도체 소자 제작 방법
13 13
제 9 항에 있어서,상기 기판 및 상기 버퍼층의 일부를 백사이드 에칭하여 트렌치를 형성하는 단계; 및상기 트렌치 내에서 상기 도핑층 상에 제 2 게이트를 형성하는 단계;를 더 포함하는 반도체 소자 제작 방법
14 14
제 9 항에 있어서,상기 기판은 실리콘, 사파이어, SiC 및 GaN 중 하나인 것을 특징으로 하는 반도체 소자 제작 방법
15 15
제 9 항에 있어서,상기 버퍼층은 GaN, AlGaN, InGaN 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 소자 제작 방법
16 16
제 9 항에 있어서, 상기 매립 절연층은 SiO2 또는 HfO2인 것을 특징으로 하는 반도체 소자 제작 방법
17 17
제 9 항에 있어서,상기 절연층은 Al2O3, Si3N4, HfO2, SiO2 중 하나인 것을 특징으로 하는 반도체 소자 제작 방법
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.