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기판;상기 기판상에 위치하는 반도체층;상기 기판상에서 상기 반도체층을 사이에 두고 서로 이격하여 위치하는 소스 전극 및 드레인 전극;상기 기판상에서 상기 소스 전극 및 상기 드레인 전극과 이격하여 위치하는 게이트 전극; 및상기 게이트 전극의 적어도 일부 영역과 상기 반도체층의 적어도 일부 영역에 위치하며, 상기 게이트 전극에 인가되는 전압에 의한 분극 현상을 통해 상기 반도체층에 채널 형성을 유도하는 액정층;을 포함하는 액정의 분극현상을 이용한 박막 트랜지스터
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청구항 1에 있어서,상기 반도체층과, 상기 소스 전극 및 상기 드레인 전극 각각은 오믹 콘택(omic contact)을 이루는 것을 특징으로 하는 액정의 분극현상을 이용한 박막 트랜지스터
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청구항 1에 있어서,적어도 상기 소스 전극 및 상기 드레인 전극을 덮는 절연패턴;을 더 포함하는 것을 특징으로 하는 액정의 분극현상을 이용한 박막 트랜지스터
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청구항 3에 있어서,상기 절연패턴은, 상기 반도체층의 일부 영역이 노출된 제1 개구홀과, 상기 게이트 전극의 일부 영역이 노출된 제2 개구홀을 가지며, 상기 제1 개구홀과 상기 제2 개구홀에 의해 노출된 영역을 제외한 영역에 형성되는 것을 특징으로 하는 액정의 분극현상을 이용한 박막 트랜지스터
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청구항 1에 있어서,상기 기판과 상기 소스 전극, 드레인 전극, 게이트 전극 및 반도체층 사이에 개재된 절연층;을 더 포함하는 것을 특징으로 하는 액정의 분극현상을 이용한 박막 트랜지스터
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청구항 1에 있어서,상기 기판은 실리콘, 실리콘 화합물, 금속, 금속 화합물, 유리, 고분자 화합물 및 고분자 필름 중 하나로 이루어진 것을 특징으로 하는 액정의 분극현상을 이용한 박막 트랜지스터
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기판;상기 기판상에 서로 이격하여 위치하는 소스 전극, 드레인 전극 및 게이트 전극;상기 기판상에서 상기 소스 전극 및 상기 드레인 전극에 접촉된 반도체층;상기 게이트 전극의 적어도 일부 영역과 상기 반도체층의 적어도 일부 영역을 각각 노출시키는 제1 개구홀 및 제2 개구홀; 및적어도 상기 제1 개구홀 및 제2 개구홀 각각에 채워진 제1 액정층 및 제2 액정층;을 포함하는 액정의 분극현상을 이용한 박막 트랜지스터
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8
청구항 7에 있어서,상기 제1 액정층 및 제2 액정층은 서로 접촉하는 것을 특징으로 하는 액정의 분극현상을 이용한 박막 트랜지스터
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청구항 7에 있어서,상기 박막 트랜지스터는, 상기 제1 개구홀 및 제2 개구홀을 적어도 제외한 영역에 형성된 절연패턴;을 더 포함하는 것을 특징으로 하는 액정의 분극현상을 이용한 박막 트랜지스터
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청구항 9에 있어서,상기 제1 액정층 및 제2 액정층 사이에 상기 절연패턴이 개재되는 것을 특징으로 하는 액정의 분극현상을 이용한 박막 트랜지스터
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11
청구항 7에 있어서,상기 소스 전극, 상기 드레인 전극 및 상기 게이트 전극은 상기 기판의 동일 평면 상에 위치하는 것을 특징으로 하는 액정의 분극현상을 이용한 박막 트랜지스터
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청구항 7에 있어서,상기 게이트 전극 및 상기 반도체층은 상기 기판의 동일 평면 상에 위치하는 것을 특징으로 하는 액정의 분극현상을 이용한 박막 트랜지스터
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13
기판;상기 기판상에 위치하는 반도체층;상기 기판상에서 상기 반도체층을 사이에 두고 서로 이격하여 위치하는 소스 전극 및 드레인 전극;상기 기판 상에서 적어도 상기 반도체층의 일부 영역을 제외한 영역에 위치하는 절연패턴;상기 절연패턴 상에 위치하는 게이트 전극; 및상기 게이트 전극의 적어도 일부 영역과 상기 반도체층의 적어도 일부 영역에 위치하며, 상기 게이트 전극에 인가되는 전압에 의한 분극 현상을 통해 상기 반도체층에 채널 형성을 유도하는 액정층;을 포함하는 액정의 분극현상을 이용한 박막 트랜지스터
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14
청구항 13에 있어서,상기 절연패턴은, 상기 소스 전극을 덮는 제1 절연 패턴과, 상기 드레인 전극을 덮는 제2 절연패턴을 포함하는 것을 특징으로 하는 액정의 분극현상을 이용한 박막 트랜지스터
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청구항 14에 있어서,상기 게이트 전극은 상기 제1 절연패턴 또는 제2 절연 패턴 상에 위치하는 것을 특징으로 하는 액정의 분극현상을 이용한 박막 트랜지스터
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16
소정 간격 이격 배치된 상부 기판 및 하부 기판과, 상기 상부 기판 및 상기 하부 기판 사이에 채워진 액정층을 포함하는 액정표시장치에 구비되는 박막 트랜지스터에 있어서,상기 박막 트랜지스터는, 상기 하부 기판의 일측 상에 위치하는 반도체층;상기 하부 기판의 일측 상에서 상기 반도체층을 사이에 두고 이격하여 위치하는 소스 전극 및 드레인 전극; 및상기 상부 기판의 일측 상에서 상기 반도체층과 대향하는 영역에 위치하는 게이트 전극;을 포함하는 것을 특징으로 하는 액정의 분극현상을 이용한 박막 트랜지스터
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17
청구항 16에 있어서,상기 액정층은, 상기 반도체층과 상기 게이트 전극과 접촉하여 트랜지스터의 작동과 관련된 제1 영역과, R, G, B 셀 작동과 관련된 제2 영역으로 이루어지는 것을 특징으로 하는 액정의 분극현상을 이용한 박막 트랜지스터
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청구항 17에 있어서,상기 반도체층이 적어도 노출되도록 상기 소스 전극 및 상기 드레인 전극을 덮는 절연패턴;을 더 포함하는 액정의 분극현상을 이용한 박막 트랜지스터
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청구항 16항에 있어서, 상기 상부 기판 및 하부 기판은, 유리인 것을 특징으로 하는 액정의 분극현상을 이용한 박막 트랜지스터
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20
기판 상에 반도체층을 형성하는 단계;상기 기판 상에서 상기 반도체층을 사이에 두고 서로 이격하도록 소스 전극 및 드레인 전극을 형성하는 단계;상기 기판 상에서 상기 반도체층, 상기 소스 전극 및 상기 드레인 전극과 서로 이격하도록 게이트 전극을 형성하는 단계; 및상기 반도체층의 적어도 일부 영역과 상기 게이트 전극의 적어도 일부 영역이 액정과 접촉하도록 액정층을 형성하는 단계;를 포함하는 액정의 분극현상을 이용한 박막 트랜지스터의 제작 방법
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청구항 20에 있어서,상기 소스 전극 및 드레인 전극 형성 단계와, 상기 게이트 전극 형성 단계는 한 번의 공정을 통해 이루어지는 것을 특징으로 하는 액정의 분극현상을 이용한 박막 트랜지스터의 제작 방법
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청구항 21에 있어서,상기 소스 전극, 상기 드레인 전극 및 상기 게이트 전극은 상기 기판의 동일 평면 상에 형성되는 것을 특징으로 하는 액정의 분극현상을 이용한 박막 트랜지스터의 제작 방법
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청구항 20에 있어서,상기 액정층을 형성하는 단계는, 적어도 상기 소스 전극 및 상기 드레인 전극을 덮도록 절연패턴을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 액정의 분극현상을 이용한 박막 트랜지스터의 제작 방법
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청구항 23에 있어서,상기 액정층을 형성하는 단계는, 상기 반도체층의 적어도 일부 영역과 상기 게이트 전극의 적어도 일부 영역이 노출되도록 절연패턴을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 액정의 분극현상을 이용한 박막 트랜지스터의 제작 방법
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청구항 20에 있어서,상기 게이트 전극 및 상기 반도체층은 상기 기판의 동일 평면 상에 형성되는 것을 특징으로 하는 액정의 분극현상을 이용한 박막 트랜지스터의 제작 방법
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기판 상에 반도체층을 형성하는 단계;상기 기판 상에서 상기 반도체층을 사이에 두고 서로 이격하도록 소스 전극 및 드레인 전극을 형성하는 단계;상기 반도체층의 적어도 일부 영역의 표면이 노출되도록 상기 일부 영역을 제외한 영역 상에 절연패턴을 형성하는 단계;상기 절연패턴 상에 게이트 전극을 형성하는 단계; 및상기 반도체층의 적어도 일부 영역과 상기 게이트 전극의 적어도 일부 영역이 액정과 접촉하도록 액정층을 형성하는 단계;를 포함하는 액정의 분극현상을 이용한 박막 트랜지스터의 제작 방법
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청구항 26에 있어서,상기 절연패턴을 형성하는 단계는, 적어도 상기 소스 전극을 덮는 제1 절연패턴과, 적어도 상기 드레인 전극을 덮는 제2 절연패턴을 각각 형성하는 단계;인 것을 특징으로 하는 액정의 분극현상을 이용한 박막 트랜지스터의 제작 방법
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청구항 27에 있어서,상기 게이트 전극을 형성하는 단계는, 상기 제1 절연패턴 또는 상기 제2 절연패턴 상에 상기 게이트 전극을 형성하는 단계인 것을 특징으로 하는 액정의 분극현상을 이용한 박막 트랜지스터의 제작 방법
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소정 간격 이격 배치된 상부 기판 및 하부 기판과, 상기 상부 기판 및 상기 하부 기판 사이에 채워진 액정층을 포함하는 액정표시장치에서 박막 트랜지스터를 제작하는 방법에 있어서,상기 하부 기판 상에 반도체층을 형성하는 단계;상기 반도체층을 사이에 두고 서로 이격하도록 소스 전극 및 드레인 전극을 형성하는 단계;상기 상부 기판 상에서 상기 반도체층과 대향하는 위치에 게이트 전극을 형성하는 단계; 및상기 반도체층의 적어도 일부 영역과 상기 게이트 전극의 적어도 일부 영역이 접촉하도록 상기 상부 기판과 하부 기판 사이에 액정층을 형성하는 단계;를 포함하는 액정의 분극현상을 이용한 박막 트랜지스터의 제작 방법
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청구항 29에 있어서,상기 액정층은, 상기 반도체층과 상기 게이트 전극과 접촉하여 트랜지스터의 작동과 관련된 제1 영역과, R, G, B 셀 작동과 관련된 제2 영역으로 이루어지는 것을 특징으로 하는 액정의 분극현상을 이용한 박막 트랜지스터의 제작 방법
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청구항 29에 있어서,상기 소스 전극 및 드레인 전극 형성 단계는, 적어도 상기 반도체층의 일부 영역이 노출되도록 상기 소스 전극 및 드레인 전극을 덮는 절연패턴을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 액정의 분극현상을 이용한 박막 트랜지스터의 제작 방법
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청구항 1 내지 19 중 어느 한 항에 기재된 박막 트랜지스터를 구동하는 방법에 있어서, 상기 게이트 전극에 전압을 인가하여 발생되는 상기 액정층의 분극 현상을 통해 상기 반도체층에 채널 형성을 유도하는 박막 트랜지스터의 구동 방법
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