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핀 전계 효과 트랜지스터 및 그 제조방법

  • 기술번호 : KST2015162538
  • 담당센터 : 대구기술혁신센터
  • 전화번호 : 053-550-1450
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 핀 전계 효과 트랜지스터가 개시된다. 본 핀 전계 효과 트랜지스터는, 기판 상부에 서로 이격되어 배치된 소스 영역 및 드레인 영역, 소스 영역과 드레인 영역을 연결하도록 배치된 핀(fin) 구조로서, 핀 구조는 기판 상부의 제1 영역 상에 배치된 제1 핀 구조와 기판의 제2 영역 상에 배치된 제2 핀 구조가 연결되어 구성된, 핀 구조, 제1 핀 구조 상부에 배치된 게이트 절연막 및 게이트 절연막 상부에 배치된 게이트 전극을 포함하며, 제2 핀 구조는, 복수 개의 미도핑된 질화물층과 복수 개의 도핑된 저항성 질화물층이 수직방향으로 교번적으로 적층된 구조이다.
Int. CL H01L 29/786 (2006.01) H01L 21/336 (2006.01)
CPC H01L 29/785(2013.01) H01L 29/785(2013.01)
출원번호/일자 1020130147065 (2013.11.29)
출원인 경북대학교 산학협력단
등록번호/일자 10-1465548-0000 (2014.11.20)
공개번호/일자
공고번호/일자 (20141126) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2013.11.29)
심사청구항수 17

출원인

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번호 이름 국적 주소
1 경북대학교 산학협력단 대한민국 대구광역시 북구

발명자

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번호 이름 국적 주소
1 이정희 대한민국 대구광역시 수성구
2 김륜휘 대한민국 울산광역시 북구
3 조영우 대한민국 대구광역시 서구
4 김동석 대한민국 대구광역시 동구
5 원철호 대한민국 대구광역시 달서구

대리인

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번호 이름 국적 주소
1 이현수 대한민국 서울특별시 마포구 백범로 ***(신공덕동) 메트로디오빌빌딩 ****호(이현수상표특허법률사무소)
2 정홍식 대한민국 서울시 서초구 강남대로 *** 신덕빌딩 *층(나우특허법률사무소)
3 김태헌 대한민국 서울시 서초구 강남대로 *** 신덕빌딩 *층(나우특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 경북대학교 산학협력단 대구광역시 북구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2013.11.29 수리 (Accepted) 1-1-2013-1093349-41
2 선행기술조사의뢰서
Request for Prior Art Search		 2014.06.03 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2014.07.10 수리 (Accepted) 9-1-2014-0058263-12
4 [출원서등 보정]보정서
[Amendment to Patent Application, etc.] Amendment		 2014.10.22 수리 (Accepted) 1-1-2014-1008710-95
5 등록결정서
Decision to grant		 2014.11.14 발송처리완료 (Completion of Transmission) 9-5-2014-0778062-23
6 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2018.03.26 수리 (Accepted) 4-1-2018-5051994-32
7 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.06.23 수리 (Accepted) 4-1-2020-5136893-04
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번호 청구항
1 1
핀 전계 효과 트랜지스터에 있어서,기판 상부에 서로 이격되어 배치된 소스 영역 및 드레인 영역;상기 소스 영역과 상기 드레인 영역을 연결하도록 배치된 핀(fin) 구조로서, 상기 핀 구조는 상기 기판 상부의 제1 영역 상에 배치된 제1 핀 구조와 상기 기판의 제2 영역 상에 배치된 제2 핀 구조가 연결되어 구성된, 핀 구조;상기 제1 핀 구조 상부에 배치된 게이트 절연막; 및상기 게이트 절연막 상부에 배치된 게이트 전극;을 포함하며,상기 제2 핀 구조는, 복수 개의 미도핑된 질화물층과 복수 개의 도핑된 저항성 질화물층이 수직방향으로 교번적으로 적층된 구조인, 핀 전계 효과 트랜지스터
2 2
제1항에 있어서,상기 게이트 전극에 인가된 전압이 문턱 전압 값(threshold voltage) 미만일 때, 상기 제1 핀 구조 및 상기 제2 핀 구조의 복수 개의 미도핑된 질화물층은 공핍되고,상기 게이트 전극에 인가된 전압이 문턱 전압 값 이상일 때, 상기 제2 핀 구조의 복수 개의 미도핑된 질화물층은 복수 개의 채널영역으로 동작하는 것을 특징으로 하는 핀 전계 효과 트랜지스터
3 3
제1항에 있어서,상기 핀 구조의 폭은 상기 소스 영역 및 상기 드레인 영역 중 적어도 하나의 폭 보다 작은 것을 특징으로 하는 핀 전계 효과 트랜지스터
4 4
제1항에 있어서,상기 소스 영역과 상기 제1 핀 구조는, 서로 같은 도펀트 농도를 갖는 질화갈륨층인 것을 특징으로 하는 핀 전계 효과 트랜지스터
5 5
제1항에 있어서,상기 복수 개의 미도핑된 질화물층은, 미도핑된 질화갈륨층이며,상기 복수 개의 도핑된 저항성 질화물층은, 카본 도핑된 질화갈륨층인 것을 특징으로 하는 핀 전계 효과 트랜지스터
6 6
제1항에 있어서,상기 기판과 상기 핀 구조 사이에 배치된 고저항성 버퍼구조를 더 포함하며,상기 고저항성 버퍼구조는,상기 기판 상부에 배치된 버퍼층; 및상기 버퍼층 상부에 배치된, 적어도 하나 이상의 미도핑된 질화물층과 적어도 하나 이상의 도핑된 저항성 질화물층이 교번적으로 적층된 구조;를 포함하는 것을 특징으로 하는 핀 전계 효과 트랜지스터
7 7
제6항에 있어서,상기 적어도 하나 이상의 미도핑된 질화물층은 미도핑된 질화갈륨층이며,상기 적어도 하나 이상의 도핑된 저항성 질화물층은 카본 도핑된 질화갈륨층인 것을 특징으로 하는 핀 전계 효과 트랜지스터
8 8
제1항에 있어서,상기 게이트 절연막은,상기 제1 핀 구조의 양 옆면 및 윗면을 둘러싸며 배치된 것이며,상기 게이트 전극은,상기 게이트 절연막의 양 옆면 및 윗면을 둘러싸며 배치된 것을 특징으로 하는 핀 전계 효과 트랜지스터
9 9
제1항에 있어서,상기 소스 영역 상에 배치된 소스 전극; 및상기 드레인 영역 상에 배치된 드레인 전극;을 더 포함하는 것을 특징으로 하는 핀 전계 효과 트랜지스터
10 10
핀 전계 효과 트랜지스터의 제조 방법에 있어서,복수 개의 미도핑된 질화물층과 복수 개의 도핑된 저항성 질화물층이 수직방향으로 교번적으로 적층된 구조를 형성하는 단계;제1 질화물층 및 제2 질화물층이 상기 적층된 구조에 의해 연결되도록 상기 제1 질화물층 및 상기 제2 질화물층을 형성하는 단계;상기 제1 질화물층의 일부 및 상기 적층된 구조를 식각하되, 식각된 영역의 폭이 미식각된 영역의 폭 보다 좁도록 식각하여 핀(fin) 구조를 형성하는 단계로서, 상기 핀 구조는 상기 제1 질화물층으로 구성된 제1 핀 구조와, 상기 적층된 구조로 구성된 제2 핀 구조가 연결된 구조인, 핀 구조를 형성하는 단계;상기 제1 핀 구조를 둘러싸도록 게이트 절연막을 형성하는 단계; 및상기 게이트 절연막을 둘러싸도록 게이트 전극을 형성하는 단계;를 포함하는 핀 전계 효과 트랜지스터의 제조 방법
11 11
제10항에 있어서,상기 제1 질화물층 및 상기 제2 질화물층을 형성하는 단계는,상기 적층된 구조를 식각하여 제1 질화물층 및 제2 질화물층이 형성될 영역을 형성하는 단계; 및상기 식각된 영역 상에 상기 제1 질화물층 및 상기 제2 질화물층을 형성하는 단계로서, 상기 제1 질화물층과 상기 제2 질화물층 사이에 상기 적층된 구조의 미식각된 영역이 배치되도록 상기 제1 질화물층 및 상기 제2 질화물층을 형성하는 단계;를 포함하는 것을 특징으로 하는 핀 전계 효과 트랜지스터의 제조 방법
12 12
제11항에 있어서,상기 적층된 구조를 식각하여 제1 질화물층 및 제2 질화물층이 형성될 영역을 형성하는 단계는,상기 적층된 구조의 높이보다 낮은 높이까지 식각하는 것을 특징으로 하는 핀 전계 효과 트랜지스터의 제조 방법
13 13
제12항에 있어서,기판을 제공하는 단계; 및상기 기판 상에 버퍼층을 형성하는 단계;를 더 포함하며,상기 적층된 구조를 형성하는 단계는,상기 버퍼층 상부에 상기 적층된 구조를 형성하는 것을 특징으로 하는 핀 전계 효과 트랜지스터의 제조 방법
14 14
제10항에 있어서,상기 게이트 전극에 인가된 전압이 문턱 전압 값(threshold voltage) 미만일 때, 상기 제1 핀 구조는 및 상기 제2 핀 구조의 복수 개의 미도핑된 질화물층은 공핍되고,상기 게이트 전극에 인가된 전압이 문턱 전압 값 이상일 때, 상기 제2 핀 구조의 복수 개의 미도핑된 질화물층은 복수 개의 채널영역으로 동작하는 것을 특징으로 하는 핀 전계 효과 트랜지스터의 제조 방법
15 15
제10항에 있어서,상기 복수 개의 미도핑된 질화물층은, 미도핑된 질화갈륨층이며,상기 복수 개의 도핑된 저항성 질화물층은, 카본 도핑된 질화갈륨층인 것을 특징으로 하는 핀 전계 효과 트랜지스터의 제조 방법
16 16
제10항에 있어서,상기 게이트 절연막을 형성하는 단계는,상기 제1 핀 구조의 양 옆면 및 윗면을 둘러싸도록 형성하는 것이며,상기 게이트 전극을 형성하는 단계는,상기 게이트 절연막의 양 옆면 및 윗면을 둘러싸도록 형성하는 것을 특징으로 하는 핀 전계 효과 트랜지스터의 제조 방법
17 17
제10항에 있어서,상기 제1 질화물층의 상부에 소스 전극을 형성하는 단계; 및상기 제2 질화물층 상부에 드레인 전극을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 핀 전계 효과 트랜지스터의 제조 방법
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.