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입력 클럭쌍을 1/N(N=2n n은 1 이상의 자연수) 분주하여 2×N개의 분주 클럭을 생성 및 출력하는 클럭 디바이더;쓰기 모드시에는 제1 제어 신호에 따라 지연 클럭 지터를 상쇄시키고, 읽기 모드시에는 제2 제어 신호(W2*NOISE)를 이용하여 데이터 지터를 상쇄시키는 VCDL(Voltage Controlled Delay Line);쓰기 및 읽기 모드 각각에서 지터 발생을 최소화하기 위한 제1 및 제2 이득을 추적한 후, 상기 제1 및 제2 이득에 전원 잡음을 곱하여 상기 제1 제어 신호와 상기 제2 제어 신호를 생성하여 상기 VCDL에 제공하는 적응 필터;상기 VCDL를 통해 지터 제거된 2×N개의 분주 클럭을 드라이빙하는 드라이버; 및 상기 2×N개의 분주 클럭을 분배하여 다수의 송신/수신 회로 각각에 전달하는 클럭 분배 회로를 포함하며, 상기 제1 제어 신호와 상기 제2 제어 신호는 상기 전원 잡음과 반대되는 위상을 가지는 것을 특징으로 하는 전원 잡음에 둔감한 클럭 분배 네트워크
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제1항에 있어서, 상기 VCDL은 쓰기 모드일 때에는 상기 제1 제어 신호를 수신하여 전달하고, 읽기 모드일 때에는 상기 제2 제어 신호를 수신하여 전달하는 먹스; 및 상기 2×N개의 분주 클럭 각각에 대응되며, 트랜지스터로 구현된 다수의 지연 소자를 구비하는 2×N개의 지연라인을 포함하며, 상기 지연 소자는 전원 전압에 변동되는 트랜지스터 전류 도통 속도를 상기 제1 제어 신호 또는 상기 제2 제어 신호에 따라 조절하는 것을 특징으로 하는 전원 잡음에 둔감한 클럭 분배 네트워크
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제1항에 있어서, 상기 적응 필터는 상기 클럭 디바이더의 출력 클럭 중 하나를 1/N 분주하여 기준 클럭을 생성하는 제1 클럭 디바이더;송신 회로의 출력 신호를 1/2 분주하는 제2 클럭 디바이더;쓰기 모드인 경우에는 송신 회로의 입력 클럭을 1/N 분주하고, 읽기 모드인 경우에는 상기 제2 클럭 디바이더의 출력 클럭을 1/N 분주하여 딜레이 클럭을 생성하는 제3 클럭 디바이더; 상기 기준 클럭과 상기 딜레이 클럭에 기반하여 전원 잡음 발생 여부에 따른 지연 증감을 파악하고, 지연 증감에 상응하는 신호 값을 가지는 에러 신호를 생성 및 출력하는 제어부;전원 잡음을 기준 전압에 비교하여 잡음 신호를 생성 및 출력하는 전원 잡음 수신부; 및상기 에러 신호와 상기 잡음 신호에 기반하여 제1 및 제2 이득을 업데이트한 후, 상기 업데이트된 제1 및 제2 이득에 전원 잡음을 곱하여 상기 제1 제어 신호와 상기 제2 제어 신호를 생성 및 출력하는 제어 신호 생성부를 포함하는 것을 특징으로 하는 전원 잡음에 둔감한 클럭 분배 네트워크
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제3항에 있어서, 상기 제어부는 상기 기준 클럭과 상기 딜레이 클럭의 위상차를 시간 도메인으로 변환하는 TDC(Time-to-Tigital Converter);상기 TDC의 지연 시간을 카운팅하는 CNT(counter);상기 CNT의 출력을 기 설정 시간 동안 수집 및 평균하여 디지털 코드를 생성하는 DLF(Digital Loop Filter);기 설정된 기준 코드를 저장하는 레지스터;상기 디지털 코드의 변동량이 기 설정된 불감대에 진입하면, 인에이블 신호를 비활성화시키고, 그렇지 않으면 상기 인에이블 신호를 활성화시키는 인에이블 신호 생성부; 및 상기 인에이블 신호가 활성화되면, 상기 디지털 코드와 상기 기준 코드를 비교하여 상기 에러 신호를 생성하는 에러 신호 생성부를 포함하는 것을 특징으로 하는 전원 잡음에 둔감한 클럭 분배 네트워크
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제4항에 있어서, 상기 적응 필터는 상기 인에이블 신호가 비활성화되는 경우, 동작 중지되는 것을 특징으로 하는 전원 잡음에 둔감한 클럭 분배 네트워크
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제1항 내지 제5항의 어느 한 항에 기재된 전원 잡음에 둔감한 클럭 분배 네트워크를 포함하는 반도체 메모리 장치
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