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칩의 보안 회로

  • 기술번호 : KST2022011160
  • 담당센터 : 서울서부기술혁신센터
  • 전화번호 : 02-6124-6930
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 실시예에 의한 칩의 보안 회로는 복수의 코어들과 코어의 전기적 연결을 수행하는 복수의 전도성 라인들과, 복수의 전도성 라인의 적어도 일부들이 직렬로 연결되어 실드 라인들을 형성하도록 복수의 전도성 라인에 연결된 복수의 전송 게이트들(transmission gate)과, 실드 라인들에 신호를 제공하는 신호원 및 실드 라인들에서 출력된 신호를 상호 비교하는 비교기를 포함한다.
Int. CL G06F 21/75 (2013.01.01) G06F 21/72 (2013.01.01)
CPC G06F 21/75(2013.01) G06F 21/72(2013.01)
출원번호/일자 1020200162047 (2020.11.27)
출원인 연세대학교 산학협력단
등록번호/일자 10-2413790-0000 (2022.06.23)
공개번호/일자 10-2022-0074017 (2022.06.03) 문서열기
공고번호/일자 (20220628) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 국내출원/신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2020.11.27)
심사청구항수 8

출원인

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번호 이름 국적 주소
1 연세대학교 산학협력단 대한민국 서울특별시 서대문구

발명자

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번호 이름 국적 주소
1 강성호 서울특별시 마포구
2 이영광 경기도 안산시 상록구

대리인

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번호 이름 국적 주소
1 특허법인(유한)아이시스 대한민국 서울특별시 강남구 선릉로**길**, **층, **층(코아렌빌딩)

최종권리자

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번호 이름 국적 주소
1 연세대학교 산학협력단 서울특별시 서대문구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2020.11.27 수리 (Accepted) 1-1-2020-1281027-07
2 선행기술조사의뢰서
Request for Prior Art Search		 2021.08.13 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2021.11.08 발송처리완료 (Completion of Transmission) 9-6-2021-0223207-06
4 의견제출통지서
Notification of reason for refusal		 2021.12.21 발송처리완료 (Completion of Transmission) 9-5-2021-0998552-29
5 [거절이유 등 통지에 따른 의견]의견서·답변서·소명서
 2022.02.21 수리 (Accepted) 1-1-2022-0192527-04
6 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2022.02.21 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2022-0192526-58
7 등록결정서
Decision to grant		 2022.06.20 발송처리완료 (Completion of Transmission) 9-5-2022-0448296-70
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
복수의 코어들과 상기 코어 각각의 내부의 전기적 연결을 수행하는 복수의 전도성 라인들;상기 복수의 전도성 라인의 적어도 일부들이 직렬로 연결되어 실드 라인을 형성하도록 상기 복수의 전도성 라인에 연결된 복수의 전송 게이트들(transmission gate);상기 실드 라인들에 신호를 제공하는 신호원 및 비교기를 포함하고, 상기 신호원은 상기 실드 라인들의 제1 지점에 신호를 인가하고, 상기 비교기는 상기 실드 라인들의 상기 제1 지점에서 출력된 신호를 서로 비교하되,상기 비교기는, 상기 신호원이 상기 제1 지점에 인가한 신호가 상기 실드 라인의 단부에서 반사되어 상기 제1 지점에 형성된 신호를 서로 비교하는 보안 회로
2 2
제1항에 있어서, 상기 복수의 코어들은 제1 코어 및 제2 코어를 포함하고, 상기 신호원은 상기 제1 코어에 형성된 제1 실드 라인과, 상기 제2 코어에 형성된 제2 실드 라인에 상기 신호를 제공하는 보안 회로
3 3
제2항에 있어서, 상기 제1 실드 라인과, 상기 제2 실드 라인은 서로 동일한 전기적 특성을 가지는 보안 회로
4 4
제1항에 있어서, 상기 보안 회로는, 상기 비교기의 비교 결과를 제공받고, 상기 코어들의 동작을 제어하는 제어기를 더 포함하는 보안 회로
5 5
삭제
6 6
삭제
7 7
복수의 코어들에 형성된 복수의 전도성 라인의 적어도 일부들이 직렬로 연결되어 실드 라인들을 형성하도록 상기 복수의 전도성 라인에 연결된 복수의 전송 게이트들에 제어 신호를 제공하는 단계; 신호원이 상기 실드 라인들에 전기적 신호를 제공하는 단계 및비교기가 상기 실드 라인들에서 출력된 신호를 상호 비교하는 단계를 포함하며, 상기 신호원은 상기 실드 라인들의 제1 지점에 신호를 인가하고, 상기 비교기는 상기 실드 라인들의 상기 제1 지점에서 출력된 신호를 서로 비교하고,상기 비교기는, 상기 신호원이 상기 제1 지점에 인가한 신호가 상기 실드 라인의 단부에서 반사되어 상기 제1 지점에 형성된 신호를 서로 비교하는 칩의 보안 방법
8 8
제7항에 있어서, 상기 복수의 코어들은 제1 코어 및 제2 코어를 포함하고, 상기 신호원은 상기 제1 코어에 형성된 제1 실드 라인과, 상기 제2 코어에 형성된 제2 실드 라인에 상기 신호를 제공하는 보안 방법
9 9
제8항에 있어서, 상기 제1 실드 라인과, 상기 제2 실드 라인은 서로 동일한 전기적 특성을 가지는 보안 방법
10 10
제7항에 있어서, 상기 보안 방법은, 상기 비교기의 비교 결과를 제공받고, 제어기가 상기 코어들의 동작을 제어하는 단계를 더 포함하는 보안 방법
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삭제
12 12
삭제
지정국 정보가 없습니다
패밀리정보가 없습니다
순번, 연구부처, 주관기관, 연구사업, 연구과제의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 국가R&D 연구정보 정보 표입니다.
순번 연구부처 주관기관 연구사업 연구과제
1 과학기술정보통신부 연세대학교 중견연구자지원사업 인-메모리 컴퓨팅의 로버스트니스 향상을 위한 반도체 설계 기술