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(a) 기판 상에 핀 구조 채널이 형성될 실리콘층을 형성하는 단계;(b) 상기 실리콘층 전면에 산소이온을 주입하여 상기 실리콘층 내부에 산소이온 주입층을 형성하는 단계;(c) 상기 산소이온 주입층을 산소 분위기에서 열처리하여 상기 실리콘층을 전기적으로 절연된 상층의 실리콘층과 하층의 실리콘층으로 분리하는 산화막 매몰층으로 형성시키는 단계;(d) 상기 상층의 실리콘층과 하층의 실리콘층을 포함하는 실리콘층을 일괄 이방성 플라즈마 식각하여 핀 구조 채널의 활성영역을 형성하는 단계;(e) 상기 기판 상에 동일한 게이트 물질을 증착 및 식각하여 게이트 전극을 형성하는 단계; 및(f) 하층 트랜지스터용 소스 및 드레인을 형성하기 위한 이온을 상기 하층의 실리콘층 부분에 선택적으로 주입하여 하층 트랜지스터를 형성하고, 상층 트랜지스터용 소스 및 드레인을 형성하기 위한 이온을 상기 상층의 실리콘층 부분에 선택적으로 주입하여 상층 트랜지스터를 형성하는 단계;를 포함하는 이층 구조로 된 핀 전계 효과 트랜지스터 형성 방법
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제1항에 있어서, 상기 기판은 실리콘, 실리콘 게르마늄, 인장 실리콘, 인장 실리콘 게르마늄 또는 절연층 매몰 실리콘 중 어느 하나인 것을 특징으로 하는 이층 구조로 된 핀 전계 효과 트랜지스터 형성 방법
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제1항에 있어서, 상기 (b)단계의 상기 산소이온 주입층 깊이는 상기 실리콘층의 전체 높이의 1/3 내지 2/3인 것을 특징으로 하는 이층 구조로 된 핀 전계 효과 트랜지스터 형성 방법
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제1항에 있어서, 상기 (c)단계의 열처리 온도는 900℃∼1100℃인 것을 특징으로 하는 이층 구조로 된 핀 전계 효과 트랜지스터 형성 방법
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제1항에 있어서, 상기 (c)단계 후, 산소 분위기에서 열처리된 상기 실리콘층에는 핀 구조 채널 형성시 하드 마스크 역할을 수행하는 표면 산화층을 형성하는 단계를 더 포함하는 이층 구조로 된 핀 전계 효과 트랜지스터 형성 방법
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제5항에 있어서,상기 (d)단계의 활성영역은 노출 및 현상기술을 이용하여 포토레지스트 패턴을 형성하고, 상기 하드마스크 역할을 수행하는 표면 산화층, 상층의 실리콘층, 산화막 매몰층, 하층의 실리콘층을 일괄 이방성 플라즈마 식각하여 형성하는 이층 구조로 된 핀 전계 효과 트랜지스터 형성 방법
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제1항에 있어서, 상기 (d)단계 후, (d-1) 핀 구조 채널이 형성된 기판을 열산화하여 상기 플라즈마 식각시 손상받은 핀 구조 채널의 측면을 회복시키는 희생산화막을 형성하는 단계; 및 (d-2) 손상받은 핀 구조 채널의 측면과 상기 희생산화막을 습식 식각하는 단계; 를 더 포함하는 이층 구조로 된 핀 전계 효과 트랜지스터 형성 방법
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제1항에 있어서, 상기 (e)단계는 게이트 절연막을 형성하고, 상기 상층의 실리콘층 및 하층의 실리콘층에 공통 게이트 접촉을 허용하는 동일한 게이트 물질을 일괄적으로 증착 및 식각하는 것을 특징으로 하는 이층 구조로 된 핀 전계 효과 트랜지스터 형성 방법
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제1항에 있어서, 상기 (e)단계의 게이트 물질은 중간 일함수(Mid-Gap Workfunction)를 갖는 Al, Sn, Cr, Mo, TiN 또는 NiSi 중 어느 하나인 것을 특징으로 하는 이층 구조로 된 핀 전계 효과 트랜지스터 형성 방법
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제1항에 있어서, 상기 (f)단계에서의 이온 주입은 (f-1) 이온을 상층의 실리콘층 및 산화막 매몰층을 통과하여 하층의 실리콘층 내에 주입시켜 NMOS 또는 PMOS의 하층 트랜지스터용 드레인 및 소스를 형성하는 단계; 및 (f-2) 이온을 상층의 실리콘층 내에 주입시켜 상기 하층 트랜지스터와 반대 MOS의 상층 트랜지스터용 드레인 및 소스를 형성하는 단계; 의 2단계로 이루어지는 것을 특징으로 하는 이층 구조로 된 핀 전계 효과 트랜지스터 형성 방법
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제10항에 있어서, 상기 주입 이온의 종류에 따라 하층 트랜지스터를 PMOS로 형성하고 상층 트랜지스터를 NMOS로 형성하거나, 하층 트랜지스터를 NMOS로 형성하고 상층 트랜지스터를 PMOS로 형성하여 이층 구조 트랜지스터로 형성할 수 있는 것을 특징으로 하는 이층 구조로 된 핀 전계 효과 트랜지스터 형성 방법
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제1항 내지 제11항 중 어느 한 항의 이층 구조로 형성된 전계 효과 트랜지스터 형성 방법에 의하여 제작된 이층 구조로 된 핀 전계 효과 트랜지스터
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(a) 기판 상에 핀 구조 채널이 형성될 실리콘층을 형성하는 단계;(b) 상기 실리콘층 전면에 산소이온을 주입하여 상기 실리콘층 내부에 산소이온 주입층을 형성하는 단계;(c) 상기 산소이온 주입층을 산소 분위기에서 열처리하여 상기 실리콘층을 전기적으로 절연된 상층의 실리콘층 및 하층의 실리콘층으로 분리하는 산화막 매몰층으로 형성시키는 단계;(d) 상기 상층의 실리콘층 및 하층의 실리콘층을 포함하는 실리콘층을 일괄 이방성 플라즈마 식각하여 핀 구조 채널의 활성영역을 형성하는 단계;(e) 상기 기판 상에 동일한 게이트 물질을 증착 및 식각하여 게이트 전극을 형성하는 단계; (f) 하층 트랜지스터용 소스 및 드레인을 형성하기 위한 이온을 상기 하층의 실리콘층 부분에 선택적으로 주입하여 하층 트랜지스터를 형성하고, 상층 트랜지스터용 소스 및 드레인을 형성하기 위한 이온을 상기 상층의 실리콘층 부분에 선택적으로 주입하여 상층 트랜지스터를 형성하는 단계;(g) 하층 트랜지스터의 소스측 컨택을 위해 상기 기판의 소스측에 트렌치를 형성하는 단계;(h) 층간 유전층을 상기 트렌치와 상층 트랜지스터의 드레인층 측면 및 하층 트랜지스터의 드레인층 측면에 증착하는 단계;(i) 상기 트렌치 상에 증착된 층간 유전층을 식각하여 상기 하층 트랜지스터 소스의 컨택 홀을 형성하는 단계;(j) 상기 상층 트랜지스터의 드레인층 측면 및 하층 트랜지스터의 드레인층 측면에 증착된 층간 유전층을 식각하여 상층 및 하층 트랜지스터의 공통 드레인 컨택 홀을 형성하는 단계; 및(k) 메탈층을 상기 층간 유전층 위에 증착하여 상기 컨택 홀을 채워 메탈 플러그를 형성하는 단계;를 포함하는 이층 구조로 된 핀 전계 효과 트랜지스터 CMOS 인버터 형성 방법
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제13항에 있어서, 상기 (g)단계의 트렌치는 상기 하층 트랜지스터 위에 형성되어 있는 층 모두를 일괄 플라즈마 식각하여 상기 하층 트랜지스터의 소스층의 상부 표면이 노출되는 것을 특징으로 하는 이층 구조로 된 핀 전계 효과 트랜지스터 CMOS 인버터 형성 방법
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제13항에 있어서, 상기 (h)단계 후, 불필요한 층간 유전층을 화학적, 기계적 연마공정을 통해 평탄화하는 단계를 더 포함하는 이층 구조로 된 핀 전계 효과 트랜지스터 CMOS 인버터 형성 방법
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제13항에 있어서, 상기 (i)단계에서 상기 하층 트랜지스터 소스의 컨택 홀 형성시, 상기 상층 트랜지스터의 소스층의 수직 표면을 전기적으로 절연시키도록 상기 트렌치 측벽에 층간 유전층을 소정의 두께만큼 남아있게 하는 것을 특징으로 하는 이층 구조로 된 핀 전계 효과 트랜지스터 CMOS 인버터 형성 방법
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제16항에 있어서, 상기 (j)단계에서 상기 공통 드레인 컨택 홀 형성시, 상기 상층 트랜지스터의 드레인층의 상부 표면 일부와 상기 상층 트랜지스터의 드레인층의 측면 및 하층 트랜지스터의 드레인층의 측면이 노출되도록 형성하는 것을 특징으로 하는 이층 구조로 된 핀 전계 효과 트랜지스터 CMOS 인버터 형성 방법
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제13항 내지 제17항 중 어느 한 항의 이층 구조로 형성된 전계 효과 트랜지스터 CMOS 인버터 형성 방법에 의하여 제작된 이층 구조로 된 핀 전계 효과 트랜지스터 CMOS 인버터
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제13항 내지 제17항 중 어느 한 항의 이층 구조로 형성된 전계 효과 트랜지스터 CMOS 인버터 형성 방법에 의하여 제작된 이층 구조로 된 핀 전계 효과 트랜지스터 CMOS 인버터
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