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수직 반도체 컬럼을 구비한 듀얼 게이트 메모리 소자
- 기술번호 : KST2019023329
- 담당센터 : 서울동부기술혁신센터
- 전화번호 : 02-2155-3662
| 요약 | 본 발명은 메모리 소자, 그 동작 방법, 및 그 제조 방법을 제공한다. 이 메모리 소자는 기판 상에서 수직으로 연장되고 차례로 제1 도전형의 소오스 영역, 진성 영역, 및 제2 도전형의 드레인 영역을 포함하는 반도체 컬럼; 상기 드레인 영역에 인접하여 상기 진성 영역을 감싸도록 배치된 제1 게이트 전극; 상기 제1 게이트 전극과 이격되고 상기 소오스 영역에 인접하여 상기 진성 영역을 감싸도록 배치된 제2 게이트 전극; 상기 제1 게이트 전극과 상기 진성 영역 사이에 배치된 제1 게이트 절연막; 및 상기 제2 게이트 전극과 상기 진성 영역 사이에 배치된 제2 게이트 절연막을 포함한다. |
|---|---|
| Int. CL | H01L 27/108 (2006.01.01) H01L 29/78 (2006.01.01) H01L 29/66 (2006.01.01) H01L 29/423 (2006.01.01) |
| CPC | H01L 27/108(2013.01) H01L 27/108(2013.01) H01L 27/108(2013.01) H01L 27/108(2013.01) H01L 27/108(2013.01) H01L 27/108(2013.01) |
| 출원번호/일자 | 1020160057961 (2016.05.12) |
| 출원인 | 고려대학교 산학협력단 |
| 등록번호/일자 | 10-1896759-0000 (2018.09.03) |
| 공개번호/일자 | 10-2017-0127645 (2017.11.22) 문서열기 |
| 공고번호/일자 | (20180907) 문서열기 |
| 국제출원번호/일자 | |
| 국제공개번호/일자 | |
| 우선권정보 | |
| 법적상태 | 등록 |
| 심사진행상태 | 수리 |
| 심판사항 | |
| 구분 | 신규 |
| 원출원번호/일자 | |
| 관련 출원번호 | |
| 심사청구여부/일자 | Y (2016.05.12) |
| 심사청구항수 | 20 |
출원인
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 고려대학교 산학협력단 | 대한민국 | 서울특별시 성북구 |
발명자
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 김상식 | 대한민국 | 서울특별시 강남구 |
| 2 | 전영인 | 대한민국 | 경기도 하남시 덕풍 |
| 3 | 김민석 | 대한민국 | 경기도 부천시 오정구 |
| 4 | 임두혁 | 대한민국 | 서울특별시 송파구 |
대리인
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 특허법인 누리 | 대한민국 | 서울특별시 강남구 테헤란로 **길 **-*(역삼동, IT빌딩 *층) |
최종권리자
| 번호 | 이름 | 국적 | 주소 |
|---|---|---|---|
| 1 | 고려대학교 산학협력단 | 대한민국 | 서울특별시 성북구 |
| 번호 | 서류명 | 접수/발송일자 | 처리상태 | 접수/발송번호 |
|---|---|---|---|---|
| 1 | [특허출원]특허출원서 [Patent Application] Patent Application |
2016.05.12 | 수리 (Accepted) | 1-1-2016-0452333-78 |
| 2 | 보정요구서 Request for Amendment |
2016.05.24 | 발송처리완료 (Completion of Transmission) | 1-5-2016-0077412-28 |
| 3 | [출원서등 보정]보정서(납부자번호) [Amendment to Patent Application, etc.] Amendment(Payer number) |
2016.05.25 | 수리 (Accepted) | 1-1-2016-0496016-29 |
| 4 | 선행기술조사의뢰서 Request for Prior Art Search |
2016.09.09 | 수리 (Accepted) | 9-1-9999-9999999-89 |
| 5 | 선행기술조사보고서 Report of Prior Art Search |
2016.11.10 | 수리 (Accepted) | 9-1-2016-0046337-46 |
| 6 | 의견제출통지서 Notification of reason for refusal |
2017.04.27 | 발송처리완료 (Completion of Transmission) | 9-5-2017-0303176-26 |
| 7 | [거절이유 등 통지에 따른 의견]의견(답변, 소명)서 [Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation) |
2017.06.05 | 수리 (Accepted) | 1-1-2017-0533257-63 |
| 8 | [명세서등 보정]보정서 [Amendment to Description, etc.] Amendment |
2017.06.05 | 보정승인간주 (Regarded as an acceptance of amendment) | 1-1-2017-0533256-17 |
| 9 | 의견제출통지서 Notification of reason for refusal |
2017.10.16 | 발송처리완료 (Completion of Transmission) | 9-5-2017-0714150-79 |
| 10 | [거절이유 등 통지에 따른 의견]의견(답변, 소명)서 [Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation) |
2017.12.05 | 수리 (Accepted) | 1-1-2017-1213139-91 |
| 11 | [명세서등 보정]보정서 [Amendment to Description, etc.] Amendment |
2017.12.05 | 보정승인간주 (Regarded as an acceptance of amendment) | 1-1-2017-1213138-45 |
| 12 | 의견제출통지서 Notification of reason for refusal |
2018.04.26 | 발송처리완료 (Completion of Transmission) | 9-5-2018-0285480-13 |
| 13 | [거절이유 등 통지에 따른 의견]의견(답변, 소명)서 [Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation) |
2018.05.30 | 수리 (Accepted) | 1-1-2018-0532123-10 |
| 14 | [명세서등 보정]보정서 [Amendment to Description, etc.] Amendment |
2018.05.30 | 보정승인간주 (Regarded as an acceptance of amendment) | 1-1-2018-0532122-75 |
| 15 | 등록결정서 Decision to grant |
2018.08.21 | 발송처리완료 (Completion of Transmission) | 9-5-2018-0565968-82 |
| 16 | 출원인정보변경(경정)신고서 Notification of change of applicant's information |
2019.10.10 | 수리 (Accepted) | 4-1-2019-5210941-09 |
| 번호 | 청구항 |
|---|---|
| 1 |
1 삭제 |
| 2 |
2 삭제 |
| 3 |
3 기판 상에서 수직으로 연장되고 차례로 제1 도전형의 소오스 영역, 진성 영역, 및 제2 도전형의 드레인 영역을 포함하는 반도체 컬럼;상기 드레인 영역에 인접하여 상기 진성 영역을 감싸도록 배치된 제1 게이트 전극; 상기 제1 게이트 전극과 이격되고 상기 소오스 영역에 인접하여 상기 진성 영역을 감싸도록 배치된 제2 게이트 전극;상기 제1 게이트 전극과 상기 진성 영역 사이에 배치된 제1 게이트 절연막; 및상기 제2 게이트 전극과 상기 진성 영역 사이에 배치된 제2 게이트 절연막을 포함하고,상기 기판은 활성 영역 및 소자 분리막을 포함하고,상기 제1 도전형의 소오스 영역은 상기 활성 영역과 접촉하여 배치되고,상기 활성 영역은 상기 제1 도전형으로 도핑된 것을 특징으로 하는 메모리 소자 |
| 4 |
4 기판 상에서 수직으로 연장되고 차례로 제1 도전형의 소오스 영역, 진성 영역, 및 제2 도전형의 드레인 영역을 포함하는 반도체 컬럼;상기 드레인 영역에 인접하여 상기 진성 영역을 감싸도록 배치된 제1 게이트 전극; 상기 제1 게이트 전극과 이격되고 상기 소오스 영역에 인접하여 상기 진성 영역을 감싸도록 배치된 제2 게이트 전극;상기 제1 게이트 전극과 상기 진성 영역 사이에 배치된 제1 게이트 절연막; 및상기 제2 게이트 전극과 상기 진성 영역 사이에 배치된 제2 게이트 절연막을 포함하고,상기 기판의 상부면과 상기 반도체 컬럼의 하부면 사이에 배치된 소오스 라인 절연막; 및상기 소오스 라인 절연막과 상기 반도체 컬럼의 하부면 사이에 배치된 소오스 라인을 더 포함하고,상기 소오스 라인은 상기 제1 도전형으로 도핑된 반도체인 것을 특징으로 하는 메모리 소자 |
| 5 |
5 기판 상에서 수직으로 연장되고 차례로 제1 도전형의 소오스 영역, 진성 영역, 및 제2 도전형의 드레인 영역을 포함하는 반도체 컬럼;상기 드레인 영역에 인접하여 상기 진성 영역을 감싸도록 배치된 제1 게이트 전극; 상기 제1 게이트 전극과 이격되고 상기 소오스 영역에 인접하여 상기 진성 영역을 감싸도록 배치된 제2 게이트 전극;상기 제1 게이트 전극과 상기 진성 영역 사이에 배치된 제1 게이트 절연막; 및상기 제2 게이트 전극과 상기 진성 영역 사이에 배치된 제2 게이트 절연막을 포함하고,상기 반도체 컬럼의 상기 드레인 영역 상에 배치되는 비트 라인을 더 포함하고, 상기 제1 게이트 전극 및 상기 제2 게이트 전극은 상기 기판의 배치 평면에서 제1 방향으로 연장되고,상기 비트 라인은 상기 기판의 배치평면에서 상기 제1 방향에 수직한 제2 방향으로 연장되는 것을 특징으로 하는 메모리 소자 |
| 6 |
6 기판 상에서 수직으로 연장되고 차례로 제1 도전형의 소오스 영역, 진성 영역, 및 제2 도전형의 드레인 영역을 포함하는 반도체 컬럼;상기 드레인 영역에 인접하여 상기 진성 영역을 감싸도록 배치된 제1 게이트 전극; 상기 제1 게이트 전극과 이격되고 상기 소오스 영역에 인접하여 상기 진성 영역을 감싸도록 배치된 제2 게이트 전극;상기 제1 게이트 전극과 상기 진성 영역 사이에 배치된 제1 게이트 절연막; 및상기 제2 게이트 전극과 상기 진성 영역 사이에 배치된 제2 게이트 절연막을 포함하고,상기 제1 게이트 절연막과 상기 제1 게이트 전극 사이에 배치된 제1 전하 저장층; 상기 제1 전하 저장층과 상기 제1 게이트 전극 사이에 배치된 제1 보조 게이트 절연막;상기 제2 게이트 절연막과 상기 제2 게이트 전극 사이에 배치된 제2 전하 저장층; 및상기 제2 전하 저장층과 상기 제2 게이트 전극 사이에 배치된 제2 보조 게이트 절연막;을 더 포함하는 것을 특징으로 하는 메모리 소자 |
| 7 |
7 기판에서 제1 방향으로 나란히 연장되는 소자 분리막들;상기 소자 분리막과 동일한 상부면을 가지고 상기 소자 분리막 사이에 배치되고 상기 제1 방향으로 나란히 연장되는 소오스 라인들;상기 소오스 라인들 상에서 주기적으로 배치되고 기판에서 수직하게 연장되는 반도체 컬럼들;상기 제1 방향으로 배열된 상기 반도체 컬럼들의 측면을 감싸도록 배치되고 상기 제1 방향으로 연장되는 제1 워드 라인들;상기 제1 워드라인들과 수직으로 이격되고 상기 제1 방향으로 배열된 상기 반도체 컬럼들의 측면을 감싸도록 배치되고 상기 제1 방향으로 연장되는 제2 워드 라인들;상기 반도체 컬럼과 상기 제1 워드 라인 사이에 배치되어 상기 반도체 컬럼의 측면을 감싸도록 배치된 제1 게이트 절연막;상기 반도체 컬럼과 상기 제2 워드 라인 사이에 배치되어 상기 반도체 컬럼의 측면을 감싸도록 배치된 제2 게이트 절연막;상기 제1 방향으로 연장되고 상기 제1 워드 라인들 및 제2 워드 라인들 사이를 채우는 게이트 분리막들; 및상기 제1 방향에 수직한 제2 방향으로 배열된 상기 반도체 컬럼들의 상부면에 접하여 상기 제2 방향으로 연장되는 비트 라인을 포함하고,상기 반도체 컬럼은 제1 도전형의 소오스 영역, 제2 도전형의 드레인 영역, 상기 소오스 영역과 상기 드레인 영역 사이에 배치된 진성 영역을 포함하고,상기 소오스 영역은 상기 소오스 라인과 접촉하고,상기 드레인 영역은 상기 비트 라인과 접촉하는 것을 특징으로 하는 메모리 소자 |
| 8 |
8 제 7 항에 있어서,상기 제1 워드 라인과 상기 제1 게이트 절연막 사이에 배치되는 제1 전하 저장층; 상기 제1 전하 저장층과 상기 제1 워드 라인 사이에 배치되는 제1 보조 게이트 절연막;상기 제2 워드 라인과 상기 제2 게이트 절연막 사이에 배치되는 제2 전하 저장층; 및상기 제2 전하 저장층과 상기 제2 워드 라인 사이에 배치되는 제2 보조 게이트 절연막;을 더 포함하는 것을 특징으로 하는 메모리 소자 |
| 9 |
9 제8 항에 있어서,상기 제2 워드 라인과 상기 기판 사이에 배치된 하부 절연막;상기 제1 워드 라인과 상기 비트 라인 사이에 배치된 상부 절연막; 및상기 제1 워드 라인과 상기 제2 워드 라인 사이에 배치된 중간 절연막을 더 포함하고,상기 제1 전하 저장층은 상기 상부 절연막과 상기 제1 워드 라인 사이에 개재하도록 연장되고, 상기 제1 전하 저장층은 상기 중간 절연막과 상기 제1 워드 라인 사이에 개재하도록 연장되고,상기 제1 보조 게이트 절연막은 상기 상부 절연막과 상기 제1 워드 라인 사이에 개재하도록 연장되고,상기 제1 보조 게이트 절연막은 상기 중간 절연막과 상기 제1 워드 라인 사이에 개재하도록 연장되고,상기 제2 전하 저장층은 상기 중간 절연막과 상기 제2 워드 라인 사이에 개재하도록 연장되고, 상기 제2 전하 저장층은 상기 하부 절연막과 상기 제2 워드 라인 사이에 개재하도록 연장되고,상기 제2 보조 게이트 절연막은 상기 중간 절연막과 상기 제2 워드 라인 사이에 개재하도록 연장되고,상기 제2 보조 게이트 절연막은 상기 하부 절연막과 상기 제2 워드 라인 사이에 개재하도록 연장되는 것을 특징으로 하는 메모리 소자 |
| 10 |
10 기판에서 제1 방향으로 나란히 연장되는 소오스 라인들;상기 소오스 라인들과 상기 기판 사이에 배치된 소오스 라인 절연막;상기 소오스 라인들 상에서 주기적으로 배치되고 기판에서 수직하게 연장되는 반도체 컬럼들;상기 제1 방향으로 배열된 상기 반도체 컬럼들의 측면을 감싸도록 배치되고 상기 제1 방향으로 연장되는 제1 워드 라인들;상기 제1 워드 라인들과 수직으로 이격되고 상기 제1 방향으로 배열된 상기 반도체 컬럼들의 측면을 감싸도록 배치되고 상기 제1 방향으로 연장되는 제2 워드 라인들;상기 반도체 컬럼과 상기 제1 워드 라인 사이에 배치되어 상기 반도체 컬럼의 측면을 감싸도록 배치된 제1 게이트 절연막;상기 반도체 컬럼과 상기 제2 워드 라인 사이에 배치되어 상기 반도체 컬럼의 측면을 감싸도록 배치된 제2 게이트 절연막;상기 제1 방향으로 연장되고 상기 제1 워드 라인들 및 상기 제2 워드라인들 사이를 채우는 게이트 분리막들; 및상기 제1 방향에 수직한 제2 방향으로 배열된 상기 반도체 컬럼들의 상부면에 접하여 상기 제2 방향으로 연장되는 비트 라인을 포함하고,상기 반도체 컬럼은 제1 도전형의 소오스 영역, 제2 도전형의 드레인 영역, 및 상기 소오스 영역과 상기 드레인 영역 사이에 배치된 진성 영역을 포함하고,상기 소오스 영역은 상기 소오스 라인과 접촉하고,상기 드레인 영역은 상기 비트 라인과 접촉하는 것을 특징으로 하는 메모리 소자 |
| 11 |
11 제 10 항에 있어서,상기 제1 워드 라인과 상기 제1 게이트 절연막 사이에 배치되는 제1 전하 저장층; 상기 제1 전하 저장층과 상기 제1 워드 라인 사이에 배치되는 제1 보조 게이트 절연막;상기 제2 워드 라인과 상기 제2 게이트 절연막 사이에 배치되는 제2 전하 저장층; 및상기 제2 전하 저장층과 상기 제2 워드 라인 사이에 배치되는 제2 보조 게이트 절연막;을 더 포함하는 것을 특징으로 하는 메모리 소자 |
| 12 |
12 기판 상에서 수직으로 연장되고 차례로 제1 도전형의 소오스 영역, 제2 도전형의 드레인 영역, 및 상기 소오스 영역과 상기 드레인 영역 사이에 배치된 진성 영역을 포함하는 반도체 컬럼; 상기 진성 영역을 감싸도록 배치된 제1 게이트 전극; 상기 게이트 전극과 수직으로 이격되고 상기 진성 영역을 감싸도록 배치된 제2 게이트 전극, 상기 제1 게이트 전극과 상기 진성 영역 사이에 배치된 제1 게이트 절연막, 및 상기 제2 게이트 전극과 상기 진성 영역 사이에 배치된 제2 게이트 절연막을 포함하는 메모리 소자의 동작 방법에 있어서,상기 제1 게이트 전극에 게이트 바이어스 전압을 인가하는 단계;상기 게이트 바이어스 전압이 인가된 상태에서 상기 메모리 소자가 제1 논리 상태를 나타내기 위하여, 상기 제2 게이트 전극에 제1 게이트 전압을 인가하고 상기 드레인 영역에 제1 드레인 전압을 인가하여 상기 제1 논리 상태를 쓰는 단계;상기 게이트 바이어스 전압이 인가된 상태에서 상기 제1 논리 상태를 유지하도록, 상기 제2 게이트 전극에 제2 게이트 전압을 인가하고, 상기 드레인 영역에 제2 드레인 전압을 인가하는 단계; 상기 게이트 바이어스 전압이 인가된 상태에서 상기 제1 논리 상태를 독출하기 위하여, 상기 제2 게이트 전극에 상기 제2 게이트 전압을 인가하고, 상기 드레인 영역에 상기 제1 드레인 전압을 인가하는 단계;상기 게이트 바이어스 전압이 인가된 상태에서 상기 메모리 소자에 제2 논리 상태를 나타내기 위하여, 상기 제2 게이트 전극에 제3 게이트 전압을 인가하고, 상기 드레인 영역에 상기 제1 드레인 전압을 인가하여 제2 논리 상태를 쓰는 단계;상기 게이트 바이어스 전압이 인가된 상태에서 상기 제2 논리 상태를 유지하기 위하여, 상기 제2 게이트 전극에 상기 제2 게이트 전압을 인가하고, 상기 드레인 영역에 상기 제2 드레인 전압을 인가하는 단계; 및상기 게이트 바이어스 전압이 인가된 상태에서 상기 제2 논리 상태를 독출하기 위하여, 상기 제2 게이트 전극에 상기 제2 게이트 전압을 인가하고, 상기 드레인 영역에 상기 제1 드레인 전압을 인가하는 단계;를 포함하는 것을 특징으로 하는 메모리 소자의 동작 방법 |
| 13 |
13 제12 항에 있어서,상기 제1 도전형은 n 형이고, 상기 제2 도전형은 p 형이고,상기 게이트 바이어스 전압은 1V 내지 3V 이고,상기 제1 게이트 전압은 -0 |
| 14 |
14 기판 상에서 수직으로 연장되고 차례로 제1 도전형의 소오스 영역, 제2 도전형의 드레인 영역, 및 상기 소오스 영역과 상기 드레인 영역 사이에 배치된 진성 영역을 포함하는 반도체 컬럼; 상기 진성 영역을 감싸도록 배치된 제1 게이트 전극; 상기 게이트 전극과 수직으로 이격되고 상기 진성 영역을 감싸도록 배치된 제2 게이트 전극, 상기 제1 게이트 전극과 상기 진성 영역 사이에 배치된 제1 게이트 절연막, 및 상기 제2 게이트 전극과 상기 진성 영역 사이에 배치된 제2 게이트 절연막을 포함하는 메모리 소자의 동작 방법에 있어서,상기 제2 게이트 전극에 게이트 바이어스 전압을 인가하는 단계;상기 게이트 바이어스 전압이 인가된 상태에서 상기 메모리 소자가 제1 논리 상태를 나타내기 위하여, 상기 제1 게이트 전극에 제1 게이트 전압을 인가하고 상기 드레인 영역에 제1 드레인 전압을 인가하여 상기 제1 논리 상태를 쓰는 단계;상기 제2 게이트 바이어스 전압이 인가된 상태에서 상기 제1 논리 상태를 유지하도록, 상기 제1 게이트 전극에 제2 게이트 전압을 인가하고, 상기 드레인 영역에 제2 드레인 전압을 인가하는 단계; 상기 게이트 바이어스 전압이 인가된 상태에서 상기 제1 논리 상태를 독출하기 위하여, 상기 제1 게이트 전극에 상기 제2 게이트 전압을 인가하고, 상기 드레인 영역에 상기 제1 드레인 전압을 인가하는 단계;상기 게이트 바이어스 전압이 인가된 상태에서 상기 메모리 소자에 제2 논리 상태를 나타내기 위하여, 상기 제1 게이트 전극에 제3 게이트 전압을 인가하고, 상기 드레인 영역에 상기 제1 드레인 전압을 인가하여 제2 논리 상태를 쓰는 단계;상기 게이트 바이어스 전압이 인가된 상태에서 상기 제2 논리 상태를 유지하기 위하여, 상기 제1 게이트 전극에 상기 제2 게이트 전압을 인가하고, 상기 드레인 영역에 상기 제2 드레인 전압을 인가하는 단계; 및상기 게이트 바이어스 전압이 인가된 상태에서 상기 제2 논리 상태를 독출하기 위하여, 상기 제1 게이트 전극에 상기 제2 게이트 전압을 인가하고, 상기 드레인 영역에 상기 제1 드레인 전압을 인가하는 단계;를 포함하는 것을 특징으로 하는 메모리 소자의 동작 방법 |
| 15 |
15 제14 항에 있어서,상기 제1 도전형은 n 형이고, 상기 제2 도전형은 p 형이고,상기 게이트 바이어스 전압은 -1V 내지 -3V이고,상기 제1 게이트 전압은 +0 |
| 16 |
16 기판 상에서 수직으로 연장되고 제1 도전형의 소오스 영역, 제2 도전형의 드레인 영역, 및 상기 소오스 영역과 상기 드레인 영역 사이에 배치된 진성 영역을 포함하는 반도체 컬럼; 상기 진성 영역을 감싸도록 배치된 제1 게이트 전극; 상기 제1 게이트 전극과 수직으로 이격되고 상기 진성 영역을 감싸도록 배치된 제2 게이트 전극, 상기 제1 게이트 전극과 상기 진성 영역 사이에 배치된 제1 게이트 절연막, 제1 전하 저장층, 및 제1 보조 게이트 절연막, 및 상기 제2 게이트 전극과 상기 진성 영역 사이에 배치된 제2 게이트 절연막, 제2 전하 저장층, 및 제2 보조 게이트 절연막을 포함하는 메모리 소자의 동작 방법에 있어서,상기 메모리 소자가 제1 논리 상태를 나타내기 위하여, 상기 제1 게이트 전극에 제1 게이트 전압을 인가하고 상기 드레인 영역에 제1 드레인 전압을 인가하여 상기 제1 논리 상태를 쓰는 단계;상기 제1 논리 상태를 유지하도록, 상기 제2 게이트 전극에 제2 게이트 전압을 인가하고, 상기 드레인 영역에 제2 드레인 전압을 인가하는 단계; 상기 제1 논리 상태를 독출하기 위하여, 상기 제1 게이트 전극에 상기 제2 게이트 전압을 인가하고, 상기 드레인 영역에 상기 제1 드레인 전압을 인가하는 단계;상기 메모리 소자에 제2 논리 상태를 나타내기 위하여, 상기 제1 게이트 전극에 제3 게이트 전압을 인가하고, 상기 드레인 영역에 상기 제1 드레인 전압을 인가하여 제2 논리 상태를 쓰는 단계;상기 제2 논리 상태를 유지하기 위하여, 상기 제1 게이트 전극에 상기 제2 게이트 전압을 인가하고, 상기 드레인 영역에 상기 제2 드레인 전압을 인가하는 단계; 및상기 제2 논리 상태를 독출하기 위하여, 상기 제1 게이트 전극에 상기 제2 게이트 전압을 인가하고, 상기 드레인 영역에 상기 제1 드레인 전압을 인가하는 단계;를 포함하는 것을 특징으로 하는 메모리 소자의 동작 방법 |
| 17 |
17 제16 항에 있어서,상기 제2 전하 저장층에 전하를 주입하기 위하여, 상기 제2 게이트 전극에 프로그램 게이트 전압을 인가하고, 상기 드레인 영역에 드레인 전압을 인가하는 단계; 및상기 제2 전하 저장층에 주입된 전하를 제거하기 위하여, 상기 제2 게이트 전극에 소거 게이트 전압을 인가하는 단계를 더 포함하는 것을 특징으로 하는 메모리 소자의 동작 방법 |
| 18 |
18 제16 항에 있어서,상기 제1 도전형은 n 형이고, 상기 제2 도전형은 p 형이고,상기 제1 게이트 전압은 -0 |
| 19 |
19 기판 상에 제1 방향으로 연장되는 소자 분리막을 형성하여 활성 영역을 정의하는 단계;상기 활성 영역이 형성된 상기 기판 상에 제1 층간 절연막, 제2 층간 절연막, 제3 층간 절연막, 제4 층간 절연막, 및 제5 층간 절연막을 적층하고 상기 제1 층간 절연막, 상기 제2 층간 절연막, 상기 제3 층간 절연막, 상기 제4 층간 절연막, 및 제5 층간 절연막을 관통하는 관통홀을 형성하는 단계;상기 관통홀에 차례로 제1 도전형의 소오스 영역, 진성 영역, 및 제2 도전형의 드레인 영역을 포함하는 반도체 컬럼을 성장시키는 단계;상기 제1 방향으로 배열된 상기 반도체 컬럼들을 사이에 두고 상기 제5 층간 절연막, 상기 제4 층간 절연막, 상기 제3 층간 절연막, 상기 제2 층간 절연막 |
| 20 |
20 제19 항에 있어서,상기 게이트 절연막을 형성된 후 제2 층간 절연막 및 상기 제4 층간 절연막이 제거된 부위 및 상기 트렌치에 전하 저장층을 형성하는 단계; 및상기 전하 저장층을 형성한 후 상기 제2 층간 절연막 및 상기 제4 층간 절연막이 제거된 부위 및 상기 트렌치에 보조 게이트 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 메모리 소자의 제조방법 |
| 21 |
21 기판 상에 소오스 라인 절연막을 개재하여 제1 방향으로 연장되는 소오스 라인을 패터닝하는 단계;상기 소오스 라인이 형성된 기판 상에 제1 층간 절연막, 제2 층간 절연막, 제3 층간 절연막, 제4 층간 절연막, 및 제5 층간 절연막을 적층하고 상기 소오스 라인 상에 상기 제5 층간 절연막, 상기 제4 층간 절연막, 상기 제3 층간 절연막, 상기 제2 층간 절연막, 및 상기 제1 층간 절연막을 관통하는 관통홀을 형성하는 단계;상기 관통홀에 차례로 제1 도전형의 소오스 영역, 진성 영역, 및 제2 도전형의 드레인 영역을 포함하는 반도체 컬럼을 성장시키는 단계;상기 제1 방향으로 배열된 상기 반도체 컬럼들을 사이에 두고 상기 제5 층간 절연막, 상기 제4 층간 절연막, 상기 제3 층간 절연막, 및 상기 제2 층간 절연막을 관통하고 상기 제1 방향으로 연장되는 트렌치를 형성하는 단계;상기 제2 층간 절연막 및 상기 제4 층간 절연막을 제거한 후 노출된 상기 반도체 컬럼의 측면에 게이트 절연막을 형성하는 단계;상기 제2 층간 절연막 및 상기 제4 층간 절연막이 제거된 부위 및 상기 트렌치에 도전체를 채우는 단계;상기 트렌치를 채운 상기 도전체를 제거하여 게이트 전극을 형성하고 보조 트렌치를 형성하는 단계;상기 보조 트렌치를 절연체로 매립하는 단계; 및상기 반도체 컬럼의 상기 드레인 영역에 접촉하고 상기 제1 방향에 수직한 제2 방향으로 연장되는 비트 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 메모리 소자의 제조방법 |
| 22 |
22 제21 항에 있어서,상기 게이트 절연막을 형성된 후 상기 제2 층간 절연막 및 상기 제4 층간 절연막이 제거된 부위 및 상기 트렌치에 전하 저장층을 형성하는 단계; 및상기 전하 저장층을 형성한 후 상기 제2 층간 절연막 및 상기 제4 층간 절연막이 제거된 부위 및 상기 트렌치에 보조 게이트 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 메모리 소자의 제조방법 |
| 지정국 정보가 없습니다 |
|---|
| 순번 | 패밀리번호 | 국가코드 | 국가명 | 종류 |
|---|---|---|---|---|
| 1 | US09837155 | US | 미국 | FAMILY |
| 2 | US20170330623 | US | 미국 | FAMILY |
DOCDB 패밀리 정보
| 순번 | 패밀리번호 | 국가코드 | 국가명 | 종류 |
|---|---|---|---|---|
| 1 | US2017330623 | US | 미국 | DOCDBFAMILY |
| 2 | US9837155 | US | 미국 | DOCDBFAMILY |
| 국가 R&D 정보가 없습니다. |
|---|
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| 특허 등록번호 | 10-1896759-0000 |
|---|
권리란
| 표시번호 | 사항 |
|---|---|
| 1 |
출원 연월일 : 20160512 출원 번호 : 1020160057961 공고 연월일 : 20180907 공고 번호 : 특허결정(심결)연월일 : 20180821 청구범위의 항수 : 20 유별 : H01L 27/108 발명의 명칭 : 수직 반도체 컬럼을 구비한 듀얼 게이트 메모리 소자 존속기간(예정)만료일 : |
특허권자란
| 순위번호 | 사항 |
|---|---|
| 1 |
(권리자) 고려대학교 산학협력단 서울특별시 성북구... |
등록료란
| 제 1 - 3 년분 | 금 액 | 412,500 원 | 2018년 09월 03일 | 납입 |
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| 번호 | 서류명 | 접수/발송일자 | 처리상태 | 접수/발송번호 |
|---|---|---|---|---|
| 1 | [특허출원]특허출원서 | 2016.05.12 | 수리 (Accepted) | 1-1-2016-0452333-78 |
| 2 | 보정요구서 | 2016.05.24 | 발송처리완료 (Completion of Transmission) | 1-5-2016-0077412-28 |
| 3 | [출원서등 보정]보정서(납부자번호) | 2016.05.25 | 수리 (Accepted) | 1-1-2016-0496016-29 |
| 4 | 선행기술조사의뢰서 | 2016.09.09 | 수리 (Accepted) | 9-1-9999-9999999-89 |
| 5 | 선행기술조사보고서 | 2016.11.10 | 수리 (Accepted) | 9-1-2016-0046337-46 |
| 6 | 의견제출통지서 | 2017.04.27 | 발송처리완료 (Completion of Transmission) | 9-5-2017-0303176-26 |
| 7 | [거절이유 등 통지에 따른 의견]의견(답변, 소명)서 | 2017.06.05 | 수리 (Accepted) | 1-1-2017-0533257-63 |
| 8 | [명세서등 보정]보정서 | 2017.06.05 | 보정승인간주 (Regarded as an acceptance of amendment) | 1-1-2017-0533256-17 |
| 9 | 의견제출통지서 | 2017.10.16 | 발송처리완료 (Completion of Transmission) | 9-5-2017-0714150-79 |
| 10 | [거절이유 등 통지에 따른 의견]의견(답변, 소명)서 | 2017.12.05 | 수리 (Accepted) | 1-1-2017-1213139-91 |
| 11 | [명세서등 보정]보정서 | 2017.12.05 | 보정승인간주 (Regarded as an acceptance of amendment) | 1-1-2017-1213138-45 |
| 12 | 의견제출통지서 | 2018.04.26 | 발송처리완료 (Completion of Transmission) | 9-5-2018-0285480-13 |
| 13 | [거절이유 등 통지에 따른 의견]의견(답변, 소명)서 | 2018.05.30 | 수리 (Accepted) | 1-1-2018-0532123-10 |
| 14 | [명세서등 보정]보정서 | 2018.05.30 | 보정승인간주 (Regarded as an acceptance of amendment) | 1-1-2018-0532122-75 |
| 15 | 등록결정서 | 2018.08.21 | 발송처리완료 (Completion of Transmission) | 9-5-2018-0565968-82 |
| 16 | 출원인정보변경(경정)신고서 | 2019.10.10 | 수리 (Accepted) | 4-1-2019-5210941-09 |
| 기술정보가 없습니다 |
|---|
| 과제고유번호 | 1711029588 |
|---|---|
| 세부과제번호 | 2013R1A2A1A03070750 |
| 연구과제명 | 전하운반체/포논 제어 나노구조체 기반 플렉시블 열전시스템 구현 및 특성향상 연구 |
| 성과구분 | 출원 |
| 부처명 | 미래창조과학부 |
| 연구관리전문기관명 | |
| 연구주관기관명 | |
| 성과제출연도 | 2015 |
| 연구기간 | 201311~201610 |
| 기여율 | 0.4 |
| 연구개발단계명 | 기초연구 |
| 6T분류명 | ET(환경기술) |
| 과제고유번호 | 1711035086 |
|---|---|
| 세부과제번호 | 2015R1A5A7037674 |
| 연구과제명 | 플래티넘 에이징 구현을 위한 건강노년연구센터 구축 및 활용 |
| 성과구분 | 출원 |
| 부처명 | 미래창조과학부 |
| 연구관리전문기관명 | |
| 연구주관기관명 | |
| 성과제출연도 | 2016 |
| 연구기간 | 201603~201702 |
| 기여율 | 0.1 |
| 연구개발단계명 | 응용연구 |
| 6T분류명 | IT(정보기술) |
| 과제고유번호 | 1711043304 |
|---|---|
| 세부과제번호 | 2015R1A2A1A15055437 |
| 연구과제명 | 휘발성/비휘발성 동작변환 가능 나노구조체 소프트메모리소자 구현 및 특성 평가 연구 |
| 성과구분 | 출원 |
| 부처명 | 미래창조과학부 |
| 연구관리전문기관명 | |
| 연구주관기관명 | |
| 성과제출연도 | 2016 |
| 연구기간 | 201611~201710 |
| 기여율 | 0.5 |
| 연구개발단계명 | 기초연구 |
| 6T분류명 | NT(나노기술) |
특허성과
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