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단일 ＦＬＩ 구조를 갖는 반도체 소자의 제조 방법 및 그 제조 방법으로 제조된 반도체 소자

  • 기술번호 : KST2015134742
  • 담당센터 : 서울동부기술혁신센터
  • 전화번호 : 02-2155-3662
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 단일 FLI 구조를 갖는 반도체 소자의 제조 방법 및 그 제조 방법으로 제조된 반도체 소자에 관한 것이다.본 발명의 일실시예에 의한 반도체 소자의 제조 방법은 N형 기판 상에 제 1 N형 에피층을 형성시키는 단계; 상기 제 1 N형 에피층의 일부 영역에 P형 불순물을 주입하여 플로팅 P형 영역을 형성시키는 단계; 상기 제 1 N형 에피층 상에 제 2 N형 에피층을 형성시키는 단계: 상기 제 2 N형 에피층의 상부 양 측면에 P형 불순물을 주입하여 P-base 영역을 형성시키는 단계; 상기 P-base 영역의 상부 일부 영역에 N형 불순물을 주입하여 N+ 영역을 형성시키는 단계; 상기 N형 드리프트 영역 상에 게이트 전극을 형성시키는 단계; 상기 N형 드리프트 영역 상에 상기 P-base 및 상기 N+ 영역과 접촉하도록 소스 전극을 형성시키는 단계; 및 상기 N형 기판 하부 상에 드레인 전극을 형성시키는 단계를 포함하되, 상기 제 1 N형 에피층 및 상기 제 2 N형 에피층은 N형 드리프트 영역을 형성하고, 상기 N형 드리프트 층에 포함된 N형 불순물의 농도는 플로팅 P형 영역이 없고, N형 드리프트 층의 농도가 Nd인 특정 반도체 소자에 해당하는 항복 전압에 근거하여 결정될 수 있다.
Int. CL H01L 29/78 (2006.01) H01L 21/336 (2006.01)
CPC H01L 29/66712(2013.01) H01L 29/66712(2013.01) H01L 29/66712(2013.01) H01L 29/66712(2013.01)
출원번호/일자 1020120086854 (2012.08.08)
출원인 고려대학교 산학협력단
등록번호/일자 10-1367491-0000 (2014.02.19)
공개번호/일자 10-2014-0020462 (2014.02.19) 문서열기
공고번호/일자 (20140226) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2012.08.08)
심사청구항수 4

출원인

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번호 이름 국적 주소
1 고려대학교 산학협력단 대한민국 서울특별시 성북구

발명자

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번호 이름 국적 주소
1 성만영 대한민국 서울 중랑구
2 조유습 대한민국 서울 마포구

대리인

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번호 이름 국적 주소
1 최관락 대한민국 서울특별시 강남구 강남대로**길 ** (역삼동) 동림빌딩 *층(아이피즈국제특허법률사무소)
2 송인호 대한민국 서울특별시 강남구 강남대로**길 ** (역삼동) 동림빌딩 *층(아이피즈국제특허법률사무소)
3 민영준 대한민국 서울특별시 강남구 남부순환로 ****, *층(도곡동, 차우빌딩)(맥스국제특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 고려대학교 산학협력단 서울특별시 성북구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2012.08.08 수리 (Accepted) 1-1-2012-0635001-79
2 의견제출통지서
Notification of reason for refusal		 2013.08.20 발송처리완료 (Completion of Transmission) 9-5-2013-0572270-14
3 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2013.10.04 수리 (Accepted) 1-1-2013-0900640-18
4 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2013.10.04 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2013-0900638-15
5 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.02.11 수리 (Accepted) 4-1-2014-5018243-16
6 등록결정서
Decision to grant		 2014.02.11 발송처리완료 (Completion of Transmission) 9-5-2014-0100529-86
7 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.04.22 수리 (Accepted) 4-1-2014-5049934-62
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.10.10 수리 (Accepted) 4-1-2019-5210941-09
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
N형 기판 상에 제 1 N형 에피층을 형성시키는 단계;상기 제 1 N형 에피층의 일부 영역에 P형 불순물을 주입하여 플로팅 P형 영역을 형성시키는 단계;상기 제 1 N형 에피층 상에 제 2 N형 에피층을 형성시키는 단계:상기 제 2 N형 에피층의 상부 양 측면에 P형 불순물을 주입하여 P-base 영역을 형성시키는 단계;상기 P-base 영역의 상부 일부 영역에 N형 불순물을 주입하여 N+ 영역을 형성시키는 단계;상기 N형 드리프트 영역 상에 게이트 전극을 형성시키는 단계;상기 N형 드리프트 영역 상에 상기 P-base 및 상기 N+ 영역과 접촉하도록 소스 전극을 형성시키는 단계; 및상기 N형 기판 하부 상에 드레인 전극을 형성시키는 단계를 포함하되,상기 제 1 N형 에피층 및 상기 제 2 N형 에피층은 N형 드리프트 영역을 형성하고,상기 N형 드리프트 층에 포함된 N형 불순물의 농도는 플로팅 P형 영역이 없고, N형 드리프트 층의 농도가 Nd인 특정 반도체 소자에 해당하는 항복 전압에 근거하여 결정되되,상기 N형 드리프트 층에 포함된 N형 불순물의 농도는 상기 Nd에 n을 곱한 값으로 정의되고, 상기 n은 2
2 2
제 1 항에 있어서, 상기 N형 드리프트 층에 포함된 N형 불순물의 농도는,상기 반도체 소자에 해당하는 항복 전압이 상기 특정 반도체 소자에 해당하는 항복 전압의 ±10% 오차 이내의 값이 되도록 결정되는 것인 반도체 소자의 제조 방법
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삭제
4 4
제 1 항에 있어서, 상기 플로팅 P형 영역은P형 반도체 영역으로 Si, SiC,GaAs, 및 GaN 중 적어도 하나의 물질로 이루어진 영역인 것을 특징으로 하는 반도체 소자의 제조 방법
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제 1 항, 제 2 항 및 제 4 항 중 어느 한 항의 반도체 소자의 제조 방법에 의해 제조된 반도체 소자
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.