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실리콘 기판의 상부에 라미네이션 공정을 이용하여 제 1 절연층을 형성하는 단계;상기 제 1 절연층을 관통하는 관통 비아를 형성하는 단계;상기 관통 비아를 금속으로 채워면서 상기 제 1 절연층 위에 금속층을 형성하는 단계;상기 실리콘 기판의 상부 표면을 평탄화하는 단계;를 포함하는 반도체 소자를 제조하는 방법
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제 1 항에 있어서, 상기 제 1 절연층은 20 마이크로 미터 이상임을 특징으로 하는 반도체 소자를 제조하는 방법
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제 2 항에 있어서, 상기 제 1 절연층을 형성하는 단계는 상기 실리콘 기판의 하부에 라미네이션 공정을 이용하여 제 2 절연층을 더 형성함을 특징으로 하는 반도체 소자를 제조하는 방법
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제 3 항에 있어서, 상기 제 2 절연층은 20 마이크로 미터 이상임을 특징으로 하는 반도체 소자를 제조하는 방법
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제 4 항에 있어서, 상기 금속층은 상기 관통 비아를 완전히 금속으로 채우거나 혹은 상기 관통 비아를 금속으로 라이닝함으로써 형성됨을 특징으로 하는 반도체 소자를 제조하는 방법
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제 5 항에 있어서, 상기 제 1 절연층을 형성하는 단계는 에폭시(Epoxy), 폴리머(Polymer) 중 하나를 이용하여 제 1 절연층 및 제 2 절연층을 형성함을 특징으로 하는 반도체 소자를 제조하는 방법
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제 6 항에 있어서, 상기 제 1 절연층을 형성하는 단계는 상기 실리콘 기판의 상부 또는 하부에 핫 프레스 라미네이트션 공정을 이용하여 제 1 절연층 및 제 2 절연층을 형성함을 특징으로 하는 반도체 소자를 제조하는 방법
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반도체 회로가 집적된 실리콘 기판 혹은 씨모스;상기 실리콘 기판 혹은 상기 씨모스의 상부에 라미네이트되는 제 1 절연층;상기 반도체 회로에 접근하도록 상기 제 1 절연층을 관통하는 관통 비아;상기 관통 비아를 채우고, 구리 또는 니켈로 이루어진 금속층;를 포함하고, 상기 제 1 절연층은 20 마이크로 미터 이상의 두께를 가지고, 상기 실리콘 기판의 상부를 평탄화함을 특징으로 하는 반도체 소자
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제 8 항에 있어서, 상기 실리콘 기판의 하부에 라미네이트되는 제 2 절연층을 더 포함하고, 상기 제 2 절연층은 20 마이크로 미터 이상의 두께를 가짐을 특징으로 하는 반도체 소자
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제 9 항에 있어서, 상기 금속층은 상기 관통 비아를 완전히 금속으로 채워지거나 상기 관통 비아를 금속으로 라이닝하여 형성됨을 특징으로 하는 반도체 소자
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