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반도체 패키지 및 그 제조방법

  • 기술번호 : KST2019022332
  • 담당센터 : 경기기술혁신센터
  • 전화번호 : 031-8006-1570
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명의 일실시예는, 전극단자가 위치하는 상면 및 상기 상면에 반대되는 하면을 구비하는 반도체 칩, 상기 상면과 하면 사이에서 전기신호를 전달하도록, 상기 반도체 칩과 이격되어 상기 반도체 칩의 측면 주위에 배치되는 적어도 하나 이상의 입출력 세그먼트, 상기 반도체 칩의 측면 및 하면과 입출력 세그먼트를 커버하는 몰딩층, 상기 반도체 칩의 전극단자와 상기 입출력 세그먼트를 전기적으로 연결하는 배선층, 및 상기 입출력 세그먼트의 하면을 덮는 상기 몰딩층에 형성된 제1 비아홀을 통하여 상기 입출력 세그먼트에 전기적으로 연결되도록 형성되는 적어도 하나의 입출력 패드를 포함하는, 반도체 패키지 및 그 제조방법을 제공할 수 있다.
Int. CL H01L 23/522 (2006.01.01) H01L 23/367 (2006.01.01) H01L 23/498 (2006.01.01) H01L 23/31 (2006.01.01)
CPC H01L 23/5226(2013.01) H01L 23/5226(2013.01) H01L 23/5226(2013.01) H01L 23/5226(2013.01) H01L 23/5226(2013.01) H01L 23/5226(2013.01)
출원번호/일자 1020180046340 (2018.04.20)
출원인 전자부품연구원
등록번호/일자 10-2036825-0000 (2019.10.18)
공개번호/일자
공고번호/일자 (20191024) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2018.04.20)
심사청구항수 4

출원인

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번호 이름 국적 주소
1 한국전자기술연구원 대한민국 경기도 성남시 분당구

발명자

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번호 이름 국적 주소
1 육종민 경기도 성남시 분당구
2 김준철 경기도 성남시 분당구
3 김동수 경기도 성남시 분당구

대리인

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번호 이름 국적 주소
1 청운특허법인 대한민국 서울특별시 서초구 반포대로 ***, *층 (서초동, 장생빌딩)

최종권리자

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번호 이름 국적 주소
1 한국전자기술연구원 경기도 성남시 분당구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application
2018.04.20 수리 (Accepted) 1-1-2018-0397886-48
2 선행기술조사의뢰서
Request for Prior Art Search
2019.02.15 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search
2019.04.12 발송처리완료 (Completion of Transmission) 9-6-2019-0041439-19
4 의견제출통지서
Notification of reason for refusal
2019.05.01 발송처리완료 (Completion of Transmission) 9-5-2019-0311026-09
5 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment
2019.06.27 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2019-0661536-90
6 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)
2019.06.27 수리 (Accepted) 1-1-2019-0661535-44
7 거절결정서
Decision to Refuse a Patent
2019.08.20 발송처리완료 (Completion of Transmission) 9-5-2019-0600727-97
8 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)
2019.09.09 수리 (Accepted) 1-1-2019-0927453-60
9 [명세서등 보정]보정서(재심사)
Amendment to Description, etc(Reexamination)
2019.09.09 보정승인 (Acceptance of amendment) 1-1-2019-0927454-16
10 등록결정서
Decision to Grant Registration
2019.10.14 발송처리완료 (Completion of Transmission) 9-5-2019-0739693-47
11 출원인정보변경(경정)신고서
Notification of change of applicant's information
2020.08.24 수리 (Accepted) 4-1-2020-5189497-57
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
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금속 재질의 베이스 기판에, 둘레의 적어도 일부가 서펜타인 형상으로 형성되어 내측으로 베이스 기판의 일부가 돌출되는 복수의 돌출부를 갖는 수용부를 형성하는 기판패턴 형성단계;상기 수용부에 반도체 칩을 실장하고, 상기 베이스 기판과 반도체 칩의 사이 및 하면을 덮도록 몰딩층을 형성하며, 상기 반도체 칩의 전극패드와 상기 베이스 기판의 돌출부를 전기적으로 연결하는 배선층을 형성하는 단계; 및 상기 돌출부와 상기 베이스 기판이 연결되는 부분을 기준으로 절단하여, 상기 베이스 기판과 전기적으로 절연되고 서로 이격된 복수의 입출력 세그먼트를 형성하는 절단단계를 포함하는, 반도체 패키지 제조방법
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청구항 5에 있어서,상기 배선층을 형성하는 단계 이후에,상기 몰딩층에, 상기 돌출부를 노출시키는 적어도 하나의 제1 비아홀 및 상기 반도체 칩의 전극패드를 노출시키는 적어도 하나의 제2 비아홀을 형성하는 비아홀 형성단계; 및상기 몰딩층 상에 상기 제1 비아홀을 통해 상기 돌출부와 연결되는 입출력 패드 및 상기 제2 비아홀을 통해 상기 반도체 칩의 하면과 연결되는 열방출 패드를 형성하는 하부패드 형성단계를 더 포함하는, 반도체 패키지 제조방법
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청구항 6에 있어서,상기 비아홀 형성단계는 상기 베이스 기판의 더미부를 노출시키는 적어도 하나의 제3 비아홀을 더 형성하고,상기 하부패드 형성단계는상기 제3 비아홀을 통해 상기 베이스 기판의 더미부의 하면과 연결되는 열방출 패드를 더 형성하는, 반도체 패키지 제조방법
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청구항 6에 있어서,상기 몰딩층을 형성한 후에, 상기 몰딩층의 일부를 제거하여 상기 몰딩층의 두께를 줄이는 단계; 및 상기 하부패드 형성단계 후에, 상기 입출력 패드 및 상기 열방출 패드의 하부에 솔더층을 형성하는 단계를 더 포함하는, 반도체 패키지 제조방법
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패밀리정보가 없습니다
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순번 연구부처 주관기관 연구사업 연구과제
1 산업자원통상부 전자부품연구원 산업기술혁신사업 (산업핵심기술개발사업) 이종/다수 반도체소자 적층 통합 패키지 및 모듈 원천기술 개발