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반도체 패키지 제조방법

  • 기술번호 : KST2019020021
  • 담당센터 : 경기기술혁신센터
  • 전화번호 : 031-8006-1570
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명의 일실시예는, 베이스 기판에 반도체 칩을 실장하는 실장단계, 상기 반도체 칩과 상기 베이스 기판을 고정하는 몰딩층을 형성하는 몰딩단계 및 상기 반도체 칩과 외부 회로를 전기적으로 연결하는 배선층을 형성하는 배선단계를 포함하는 반도체 패키지 제조방법에 있어서, 상기 실장단계 이전에, 상기 베이스 기판을 관통하여 상기 베이스 기판의 상면과 하면을 전기적으로 연결하는 전도성 비아를 형성하는 제1 단계를 더 포함하는 반도체 패키지 제조방법을 제공한다.
Int. CL H01L 23/48 (2006.01.01) H01L 23/485 (2006.01.01) H01L 23/28 (2006.01.01) H01L 23/367 (2006.01.01) H01L 23/538 (2006.01.01)
CPC H01L 23/481(2013.01) H01L 23/481(2013.01) H01L 23/481(2013.01) H01L 23/481(2013.01) H01L 23/481(2013.01)
출원번호/일자 1020180043514 (2018.04.13)
출원인 전자부품연구원
등록번호/일자
공개번호/일자 10-2019-0119941 (2019.10.23) 문서열기
공고번호/일자
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 공개
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2020.03.11)
심사청구항수 6

출원인

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번호 이름 국적 주소
1 한국전자기술연구원 대한민국 경기도 성남시 분당구

발명자

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번호 이름 국적 주소
1 육종민 경기도 성남시 분당구
2 김준철 경기도 성남시 분당구
3 김동수 경기도 성남시 분당구

대리인

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번호 이름 국적 주소
1 청운특허법인 대한민국 서울특별시 서초구 반포대로 ***, *층 (서초동, 장생빌딩)

최종권리자

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번호 이름 국적 주소
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번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application
2018.04.13 수리 (Accepted) 1-1-2018-0371893-60
2 [심사청구]심사청구(우선심사신청)서
[Request for Examination] Request for Examination (Request for Preferential Examination)
2020.03.11 수리 (Accepted) 1-1-2020-0259983-24
3 출원인정보변경(경정)신고서
Notification of change of applicant's information
2020.08.24 수리 (Accepted) 4-1-2020-5189497-57
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
베이스 기판에 반도체 칩을 실장하는 실장단계, 상기 반도체 칩과 상기 베이스 기판을 고정하는 몰딩층을 형성하는 몰딩단계 및 상기 반도체 칩과 외부 회로를 전기적으로 연결하는 배선층을 형성하는 배선단계를 포함하는 반도체 패키지 제조방법에 있어서,상기 실장단계 이전에, 상기 베이스 기판을 관통하여 상기 베이스 기판의 상면과 하면을 전기적으로 연결하는 전도성 비아를 형성하는 제1 단계를 더 포함하는, 반도체 패키지 제조방법
2 2
상기 제1 단계는 상기 베이스 기판에, 상기 베이스 기판의 상면과 하면을 관통하는 비아홀을 형성하는 제1-1 단계; 및상기 비아홀 내부에 상기 베이스 기판의 상면과 하면을 전기적으로 연결하는 금속층을 형성하는 제1-2 단계를 포함하는, 반도체 패키지 제조방법
3 3
청구항 2에 있어서,상기 제1-2 단계는상기 베이스 기판에 전기전도성 시드층을 형성하는 단계;상기 비아홀의 일측면이 막히도록 상기 베이스 기판의 일면에 캐리어 테이프를 결합하는 단계; 및상기 시드층을 이용하여 상기 비아홀 내부에 상기 베이스 기판의 상면과 하면을 전기적으로 연결하는 금속층을 형성하는 단계를 포함하는, 반도체 패키지 제조방법
4 4
청구항 2에 있어서,상기 몰딩단계는상기 반도체 칩과 상기 베이스 기판을 고정하고, 상기 비아홀 내부에 형성되는 금속층의 내부공간에 몰딩재질이 충진되도록 형성되는, 반도체 패키지 제조방법
5 5
청구항 1에 있어서,상기 전도성 비아의 일단에 입출력패드를 형성하는 단계를 더 포함하는, 반도체 패키지 제조방법
6 6
청구항 1에 있어서,상기 반도체 칩의 후면에 연결되는 방열패드를 형성하는 단계를 더 포함하는, 반도체 패키지 제조방법
지정국 정보가 없습니다
패밀리정보가 없습니다
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순번 연구부처 주관기관 연구사업 연구과제
1 미래창조과학부 ㈜알에프코어 ICT 유망기술개발 지원 사업 (ICT R&D 바우처 사업) 고주파 IPD와 Fanout 패키지 기반 밀리미터파대역 RF FEM 개발