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반도체 패키지의 제조방법(MANUFACTURING METHOD FOR SEMICONDUCTOR PACKAGE)

  • 기술번호 : KST2018002472
  • 담당센터 : 경기기술혁신센터
  • 전화번호 : 031-8006-1570
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명의 일실시예에 따른 반도체 패키지의 제조방법은, 금속 시트에 수용패턴을 패터닝하는 단계; 금속 시트를 캐리어 시트 상에 결합시키는 단계; 반도체 칩을 전극패드가 상방을 향하게 수용패턴 내에 안착하는 단계; 도금층을 성장시켜 베이스 기판을 형성하는 동시에, 측부 방열부재를 도금하여 반도체 칩을 베이스 기판 상에 실장하는 단계; 절연층을 형성하는 단계; 캐리어 시트를 제거하는 단계; 및 전극패턴을 형성하는 단계;를 포함한다. 이에 따라, 반도체 칩의 측부에는 열전도율이 높은 금속 재질인 측부 방열부재가 형성되고, 반도체 칩의 하부는 히트싱크에 직접 접촉될 수 있어, 반도체 칩의 발열이 하부뿐만 아니라 측부로도 이루어질 수 있는 반도체 패키지를 제조할 수 있다.
Int. CL H01L 23/367 (2006.01.01) H01L 23/373 (2006.01.01) H01L 23/31 (2006.01.01) H01L 23/482 (2006.01.01) H01L 21/56 (2006.01.01)
CPC H01L 23/3675(2013.01) H01L 23/3675(2013.01) H01L 23/3675(2013.01) H01L 23/3675(2013.01) H01L 23/3675(2013.01) H01L 23/3675(2013.01)
출원번호/일자 1020160109049 (2016.08.26)
출원인 전자부품연구원
등록번호/일자 10-2003923-0000 (2019.07.19)
공개번호/일자 10-2018-0023529 (2018.03.07) 문서열기
공고번호/일자 (20190726) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2017.12.04)
심사청구항수 8

출원인

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번호 이름 국적 주소
1 한국전자기술연구원 대한민국 경기도 성남시 분당구

발명자

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번호 이름 국적 주소
1 김준철 대한민국 경기도 성남시 분당구
2 김동수 대한민국 경기도 성남시 분당구
3 육종민 대한민국 경기도 성남시 분당구

대리인

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번호 이름 국적 주소
1 청운특허법인 대한민국 서울특별시 서초구 반포대로 ***, *층 (서초동, 장생빌딩)

최종권리자

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번호 이름 국적 주소
1 한국전자기술연구원 경기도 성남시 분당구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application
2016.08.26 수리 (Accepted) 1-1-2016-0832002-84
2 [심사청구]심사청구(우선심사신청)서
[Request for Examination] Request for Examination (Request for Preferential Examination)
2017.12.04 수리 (Accepted) 1-1-2017-1209117-47
3 선행기술조사의뢰서
Request for Prior Art Search
2018.12.10 수리 (Accepted) 9-1-9999-9999999-89
4 선행기술조사보고서
Report of Prior Art Search
2019.02.14 수리 (Accepted) 9-1-2019-0007130-58
5 등록결정서
Decision to grant
2019.05.22 발송처리완료 (Completion of Transmission) 9-5-2019-0365807-49
6 출원인정보변경(경정)신고서
Notification of change of applicant's information
2020.08.24 수리 (Accepted) 4-1-2020-5189497-57
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
반도체 칩의 두께보다 얇은 금속 시트 상에 상기 반도체 칩의 폭보다 넓은 수용패턴을 적어도 하나 이상 패터닝하는 단계;상기 패터닝된 금속 시트의 하면이 맞닿도록 상기 금속 시트를 캐리어 시트 상에 결합시키는 단계;상기 수용패턴 내에 상기 반도체 칩이 안착되어 상기 금속 시트의 내측면과 갭을 형성하고, 상기 캐리어 시트 상에 상기 반도체 칩의 금속 처리된 하면이 안착되어 상기 금속 시트의 상면과 높이차를 형성하도록, 전극패드가 상방을 향하게 상기 반도체 칩을 상기 금속 시트의 수용패턴 내에 안착하는 단계;상기 금속 시트의 상면에 도금층을 성장시켜 베이스 기판을 형성함과 동시에, 상기 금속 시트의 내측면과 반도체 칩 간의 갭에 측부 방열부재를 도금하여 상기 반도체 칩을 상기 베이스 기판 상에 실장하는 단계;상기 베이스 기판과 상기 반도체 칩 상에 절연층을 형성하는 단계;상기 절연층이 형성된 베이스 기판의 하면에 결합된 상기 캐리어 시트를 제거하는 단계; 및상기 절연층 상에 상기 반도체 칩의 전극패드와 전기적으로 연결되도록 전극패턴을 형성하는 단계;를 포함하는 반도체 패키지의 제조방법
2 2
청구항 1에 있어서,상기 금속 시트, 도금층 및 측부 방열부재는 구리 재질로 이루어지는 반도체 패키지의 제조방법
3 3
청구항 1에 있어서,상기 반도체 칩을 안착하는 단계에서,상기 금속 시트의 내측면과 반도체 칩 간의 갭은 상기 금속 시트의 상면과 반도체 칩의 상면 간의 높이차보다 작도록 형성되는 반도체 패키지의 제조방법
4 4
청구항 1에 있어서,상기 캐리어 시트를 제거하는 단계는,상기 캐리어 시트가 제거된 상기 베이스 기판의 하면 및 상기 반도체 칩의 금속 처리된 하면에 하부 방열부재를 도금하는 단계;를 더 포함하고,상기 하부 방열부재는 구리 재질로 이루어지는 반도체 패키지의 제조방법
5 5
반도체 칩의 두께보다 얇은 금속 시트 상에, 상기 반도체 칩의 폭보다 넓은 수용패턴을 적어도 하나 이상 패터닝하는 동시에, 상기 금속 시트를 수용패턴이 형성된 접지영역과 상기 접지영역으로부터 전기적으로 절연될 전극영역으로 분리시키는 분리패턴을 적어도 하나 이상 패터닝하는 단계;상기 패터닝된 금속 시트의 하면이 맞닿도록 상기 금속 시트를 캐리어 시트 상에 결합시키는 단계;상기 수용패턴 내에 상기 반도체 칩이 안착되어 상기 금속 시트의 내측면과 갭을 형성하고, 상기 캐리어 시트 상에 상기 반도체 칩의 금속 처리된 하면이 안착되어 상기 금속 시트의 상면과 높이차를 형성하도록, 상기 반도체 칩의 전극패드가 상방을 향하게 상기 반도체 칩을 상기 금속 시트의 수용패턴 내에 안착하는 단계;상기 금속 시트의 상면에 도금층을 성장시켜 베이스 기판을 형성함과 동시에, 상기 금속 시트의 내측면와 반도체 칩 간의 갭에 측부 방열부재를 도금하여 상기 반도체 칩을 상기 베이스 기판 상에 실장하고, 상기 분리패턴 내 금속 시트의 내측면을 도금하여 트렌치를 형성하는 단계;상기 베이스 기판과 상기 반도체 칩 상에 절연층을 형성함과 동시에, 상기 트렌치에 절연물질을 충진하는 단계;상기 절연층이 형성된 베이스 기판의 하면에 결합된 상기 캐리어 시트를 제거하는 단계;상기 절연층 상에 상기 반도체 칩의 전극패드와 상기 전극영역의 베이스 기판을 전기적으로 연결하도록 전극패턴을 형성하는 단계; 및상기 트렌치의 양 끝단을 기준으로 상기 베이스 기판 및 절연층을 절단하여, 상기 베이스 기판 내에서 상기 접지영역과 상기 전극영역을 전기적으로 분리하는 단계;를 포함하는 반도체 패키지의 제조방법
6 6
청구항 5에 있어서,상기 금속 시트, 도금층 및 측부 방열부재는 구리 재질로 이루어지는 반도체 패키지의 제조방법
7 7
청구항 5에 있어서,상기 반도체 칩을 안착하는 단계에서,상기 금속 시트의 내측면과 반도체 칩 간의 갭은 상기 금속 시트의 상면과 반도체 칩의 상면 간의 높이차보다 작도록 형성되는 동시에, 상기 분리패턴의 폭의 절반보다 작도록 형성되는 반도체 패키지의 제조방법
8 8
청구항 5에 있어서,상기 캐리어 시트를 제거하는 단계는,상기 캐리어 시트가 제거된 상기 베이스 기판의 하면 및 상기 반도체 칩의 금속 처리된 하면에 하부 방열부재를 도금하는 단계;를 더 포함하고,상기 하부 방열부재는 구리 재질로 이루어지는 반도체 패키지의 제조방법
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1 산업부 알에프에이치아이씨(주) (산업부)산업융합원천(에너지)(구,에너지자원) (RCMS)300W, 75% GaN RF Amplifier Source를 이용한 100lumens/WPlasma Lighting System 기술개발