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디지털 아날로그 컨버터 및 자동 보정 방법

  • 기술번호 : KST2014047254
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명의 한 실시예에 따른 디지털 아날로그 컨버터는 전류원을 포함하는 제1 계층, 상기 제1 계층 위에 적층되고, 상기 전류원에 연결되는 캐스코드 트랜지스터를 포함하는 제2 계층, 상기 제2 계층 위에 적층되고, 상기 캐스코드 트랜지스터에 연결되는 차동 스위치를 포함하는 제3 계층, 그리고 상기 제3 계층 위에 적층되고, 상기 차동 스위치에 연결되는 스위치 드라이버를 포함하는 제4 계층을 포함하는 적층 단위 셀을 포함한다.
Int. CL H03M 1/66 (2006.01)
CPC H03M 1/0607(2013.01) H03M 1/0607(2013.01) H03M 1/0607(2013.01) H03M 1/0607(2013.01) H03M 1/0607(2013.01) H03M 1/0607(2013.01)
출원번호/일자 1020110031886 (2011.04.06)
출원인 한국과학기술원
등록번호/일자 10-1206424-0000 (2012.11.23)
공개번호/일자 10-2012-0114103 (2012.10.16) 문서열기
공고번호/일자 (20121129) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2011.04.06)
심사청구항수 8

출원인

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번호 이름 국적 주소
1 한국과학기술원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 류승탁 대한민국 대전광역시 유성구
2 김시내 대한민국 경기도 부천시 소사구

대리인

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번호 이름 국적 주소
1 유미특허법인 대한민국 서울특별시 강남구 테헤란로 ***, 서림빌딩 **층 (역삼동)

최종권리자

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번호 이름 국적 주소
1 한국과학기술원 대전광역시 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application
2011.04.06 수리 (Accepted) 1-1-2011-0251278-67
2 [출원인변경]권리관계변경신고서
[Change of Applicant] Report on Change of Proprietary Status
2011.04.27 수리 (Accepted) 1-1-2011-5012658-58
3 선행기술조사의뢰서
Request for Prior Art Search
2011.12.19 수리 (Accepted) 9-1-9999-9999999-89
4 선행기술조사보고서
Report of Prior Art Search
2012.01.17 수리 (Accepted) 9-1-2012-0005701-19
5 의견제출통지서
Notification of reason for refusal
2012.05.24 발송처리완료 (Completion of Transmission) 9-5-2012-0302819-24
6 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment
2012.07.03 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2012-0533176-80
7 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)
2012.07.03 수리 (Accepted) 1-1-2012-0533177-25
8 등록결정서
Decision to grant
2012.11.20 발송처리완료 (Completion of Transmission) 9-5-2012-0698055-80
9 출원인정보변경(경정)신고서
Notification of change of applicant's information
2013.02.01 수리 (Accepted) 4-1-2013-5019983-17
10 출원인정보변경(경정)신고서
Notification of change of applicant's information
2014.12.24 수리 (Accepted) 4-1-2014-5157968-69
11 출원인정보변경(경정)신고서
Notification of change of applicant's information
2014.12.24 수리 (Accepted) 4-1-2014-5157993-01
12 출원인정보변경(경정)신고서
Notification of change of applicant's information
2014.12.24 수리 (Accepted) 4-1-2014-5158129-58
13 출원인정보변경(경정)신고서
Notification of change of applicant's information
2019.04.24 수리 (Accepted) 4-1-2019-5081392-49
14 출원인정보변경(경정)신고서
Notification of change of applicant's information
2020.05.15 수리 (Accepted) 4-1-2020-5108396-12
15 출원인정보변경(경정)신고서
Notification of change of applicant's information
2020.06.12 수리 (Accepted) 4-1-2020-5131486-63
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
전류원을 포함하는 제1 계층,상기 제1 계층 위에 적층되고, 상기 전류원에 연결되는 캐스코드 트랜지스터를 포함하는 제2 계층,상기 제2 계층 위에 적층되고, 상기 캐스코드 트랜지스터에 연결되는 차동 스위치를 포함하는 제3 계층, 그리고상기 제3 계층 위에 적층되고, 상기 차동 스위치에 연결되는 스위치 드라이버를 포함하는 제4 계층을 포함하는 적층 단위 셀을 포함하고,복수의 적층 단위 셀은 평행하게 배열되며, 이진 가중치를 가지는 비트 단위로 그룹핑되는 디지털 아날로그 컨버터
2 2
삭제
3 3
삭제
4 4
제1항에 있어서,하위 비트의 전류 값을 이용하여 상위 비트의 전류 값을 보정하는 보정 장치를 더 포함하는 디지털 아날로그 컨버터
5 5
제4항에 있어서,상기 보정 장치는 제1 비트의 전류 값을 더미 비트 및 상기 제1 비트의 하위 비트들의 전류 값의 합과 비교하여 오차를 계산하는 비교부, 그리고 상기 오차를 이용하여 상기 제1 비트의 전류 값을 보정하는 보정부를 포함하는 디지털 아날로그 컨버터
6 6
전류원인 제1 트랜지스터를 포함하는 제1 계층,상기 제1 계층 위에 적층되고, 상기 제1 트랜지스터의 드레인에 소스가 연결되는 제2 트랜지스터를 포함하는 제2 계층,상기 제2 계층 위에 적층되고, 상기 제2 트랜지스터의 드레인에 각각의 소스가 연결되는 차동 트랜지스터 쌍을 포함하는 제3 계층, 그리고상기 제3 계층 위에 적층되고, 상기 차동 트랜지스터 쌍의 각각의 게이트에 연결되는 스위치 드라이버를 포함하는 제4 계층을 포함하는 적층 단위 셀을 포함하고, 복수의 적층 단위 셀은 평행하게 배열되며, 이진 가중치를 가지는 비트 단위로 그룹핑되는 디지털 아날로그 컨버터
7 7
삭제
8 8
삭제
9 9
제6항에 있어서,상기 제1 트랜지스터의 소스와 드레인 사이에 제1 기생 커패시턴스가 형성되고, 상기 차동 트랜지스터 쌍의 공통 소스 노드에 제2 기생 커패시턴스가 형성되는 디지털 아날로그 컨버터
10 10
제9항에 있어서,상기 제1 기생 커패시턴스로 인한 극점은 상기 제2 기생 커패시턴스로 인한 극점에 인접하는 디지털 아날로그 컨버터
11 11
디지털 아날로그 컨버터의 자동 보정 방법에 있어서,제1 비트의 전류 값을 상기 제1 비트의 하위 비트들의 전류 값의 합과 비교하여 오차를 계산하는 단계, 그리고계산한 오차를 이용하여 상기 제1 비트의 전류 값을 보정하는 단계를 포함하되,상기 제1 비트는 이진 가중치에 해당하는 개수의 적층 단위 셀을 포함하고,상기 적층 단위 셀은 전류원, 트랜지스터, 차동 스위치 및 스위치 드라이버가 순차적으로 적층된 구조를 포함하는 자동 보정 방법
12 12
제11항에 있어서,상기 제1 비트의 상위 비트인 제2 비트의 전류 값을 상기 제2 비트의 하위 비트들의 전류 값의 합과 비교하여 오차를 계산하는 단계, 그리고계산한 오차를 이용하여 상기 제2 비트의 전류 값을 보정하는 단계를 더 포함하는 자동 보정 방법
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순번 연구부처 주관기관 연구사업 연구과제
1 지식경제부 한국전자통신연구원 정보통신 산업원천기술사업 60GHz 송수신 칩 개발