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전기도금을 이용한 적층 칩의 접합 방법

  • 기술번호 : KST2015002551
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 이 발명은 전기도금 공정을 이용하여 TSV(Through-Silicon Via)가 가공된 복수의 칩이 적층된 적층 칩을 접합하는 방법에 관한 것으로서, 복수의 칩을 정렬한 상태에서 전기도금 공정을 이용하여 TSV 주위를 도금하여 금속 접합부를 형성함으로써, 복수의 칩을 서로 접합한다. 이 발명은 전기도금을 이용하여 TSV가 형성된 적층 칩의 금속 범프를 동시에 접합할 수 있으므로 가공 공정이 단순하고 생산성이 높은 장점이 있다. 또한, 이 발명은 저온에서 도금에 의해 접합부를 형성함에 따라 잔류응력과 변형이 발생하지 않으므로 신뢰성이 높은 접합부를 형성할 수 있고, 전기도금으로 금속 접합부를 형성하므로 전기 전도도와 접합 강도가 우수한 장점이 있다.
Int. CL H01L 23/48 (2006.01) H01L 21/60 (2006.01) H01L 23/12 (2006.01)
CPC
출원번호/일자 1020100060368 (2010.06.25)
출원인 한국과학기술원, 한국기계연구원
등록번호/일자 10-1130313-0000 (2012.03.19)
공개번호/일자 10-2012-0000178 (2012.01.02) 문서열기
공고번호/일자 (20120326) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2010.06.25)
심사청구항수 3

출원인

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번호 이름 국적 주소
1 한국과학기술원 대한민국 대전광역시 유성구
2 한국기계연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 유중돈 대한민국 대전광역시 유성구
2 김선락 대한민국 대전광역시 유성구
3 박아영 대한민국 대전광역시 유성구
4 이재학 대한민국 대전광역시 유성구
5 송준엽 대한민국 대전광역시 유성구

대리인

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번호 이름 국적 주소
1 전영일 대한민국 광주 북구 첨단과기로***번길**, ***호(오룡동)(특허법인세아 (광주분사무소))

최종권리자

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번호 이름 국적 주소
1 한국과학기술원 대전광역시 유성구
2 한국기계연구원 대전광역시 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2010.06.25 수리 (Accepted) 1-1-2010-0409225-29
2 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2011.04.08 수리 (Accepted) 4-1-2011-5069919-31
3 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2011.04.08 수리 (Accepted) 4-1-2011-5069914-14
4 의견제출통지서
Notification of reason for refusal		 2011.08.22 발송처리완료 (Completion of Transmission) 9-5-2011-0470785-76
5 [지정기간연장]기간연장(단축, 경과구제)신청서
[Designated Period Extension] Application of Period Extension(Reduction, Progress relief)		 2011.10.19 수리 (Accepted) 1-1-2011-0817275-40
6 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2011.11.22 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2011-0923320-16
7 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2011.11.22 수리 (Accepted) 1-1-2011-0923319-70
8 등록결정서
Decision to grant		 2011.12.19 발송처리완료 (Completion of Transmission) 9-5-2011-0748722-08
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2013.02.01 수리 (Accepted) 4-1-2013-5019983-17
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5158129-58
11 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5157993-01
12 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5157968-69
13 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2017.11.28 수리 (Accepted) 4-1-2017-5193093-72
14 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.04.24 수리 (Accepted) 4-1-2019-5081392-49
15 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.05.15 수리 (Accepted) 4-1-2020-5108396-12
16 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.06.12 수리 (Accepted) 4-1-2020-5131486-63
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
칩의 상면 및 하면으로 돌출되는 금속 패드와 금속 범프를 각각 갖는 복수의 실리콘 관통전극(TSV : Through-Silicon Via)을 구비한 칩 복수개를 상기 금속 패드와 상기 금속 범프가 서로 접촉하도록 정렬하는 단계와, 상기 정렬된 복수의 칩을 전해액이 채워진 도금조 내에 넣고, 제일 외측에 위치하는 칩의 TSV에 전원을 접속시키는 단계, 및 상기 전원에서 전류를 인가하여 상기 전원에 연결된 금속부재에 의해 서로 접촉하는 상기 금속 패드와 상기 금속 범프의 주위에 금속층을 도금해, 상기 금속 범프와 상기 금속 패드를 서로 접합하는 금속 접합부를 형성함으로써, 상기 복수의 칩을 서로 접합하는 단계를 포함하며, 상기 금속 범프는 그 끝 부분이 뾰족한 원추형 형상인 것을 특징으로 하는 전기도금을 이용한 적층 칩의 접합 방법
2 2
청구항 1에 있어서, 상기 제일 외측에 위치하는 칩의 TSV는 상기 전원에 연결된 금속판을 매개로 상기 전원에 접속되는 것을 특징으로 하는 전기도금을 이용한 적층 칩의 접합 방법
3 3
삭제
4 4
삭제
5 5
삭제
6 6
청구항 1 또는 청구항 2에 있어서, 상기 금속 부재는 구리(Cu), 금(Au), 은(Ag), 니켈(Ni), 주석(Sn), 납(Pb) 중 어느 하나인 것을 특징으로 하는 전기도금을 이용한 적층 칩의 접합 방법
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삭제
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1 산업기술연구회 한국기계연구원 차세대 반도체 MCP 핵심기술 개발 차세대 반도체 MCP 핵심기술 개발