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클록 분배 경로의 형성 방법 및 클록 분배 경로를 포함하는 3차원 집적 회로

  • 기술번호 : KST2015115000
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 3차원 집적 회로는 트리 클록 분배 경로, 기판, 적어도 하나 이상의 반도체 칩들 및 적어도 하나 이상의 인터포저 층들을 포함한다. 트리 클록 분배 경로는 클록 신호를 전달하며, 제1 클록 경로, 제2 클록 경로 및 배선 경로를 포함한다. 제1 클록 경로는 반도체 칩들을 관통하는 적어도 하나 이상의 제1 관통 실리콘 비아들로 구성되어 상기 클록 신호를 제1 방향으로 전달한다. 제2 클록 경로는 상기 반도체 칩들을 관통하는 적어도 하나 이상의 제2 관통 실리콘 비아들로 구성되어 상기 클록 신호를 제2 방향 및 제1 방향으로 전달한다. 배선 경로는 상기 제1 클록 경로 및 상기 제2 클록 경로를 연결한다. 따라서, 3차원 집적 회로의 복수의 반도체 층에 분배되는 클록 신호의 스큐(skew) 및 지터(jitter)가 감소한다.
Int. CL G11C 7/22 (2006.01) H01L 23/48 (2006.01)
CPC G11C 5/02(2013.01) G11C 5/02(2013.01) G11C 5/02(2013.01) G11C 5/02(2013.01) G11C 5/02(2013.01)
출원번호/일자 1020100134131 (2010.12.24)
출원인 한국과학기술원
등록번호/일자 10-1185797-0000 (2012.09.19)
공개번호/일자 10-2012-0072405 (2012.07.04) 문서열기
공고번호/일자 (20121002) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2010.12.24)
심사청구항수 8

출원인

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번호 이름 국적 주소
1 한국과학기술원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 김정호 대한민국 대전광역시 유성구
2 김다영 대한민국 대전광역시 유성구
3 박준서 대한민국 대전광역시 유성구

대리인

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번호 이름 국적 주소
1 박영우 대한민국 서울특별시 강남구 논현로 ***, *층 **세기특허법률사무소 (역삼동, 세일빌딩)

최종권리자

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번호 이름 국적 주소
1 한국과학기술원 대전광역시 유성구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2010.12.24 수리 (Accepted) 1-1-2010-0854413-22
2 선행기술조사의뢰서
Request for Prior Art Search		 2011.08.16 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2011.09.20 수리 (Accepted) 9-1-2011-0077877-11
4 의견제출통지서
Notification of reason for refusal		 2012.06.21 발송처리완료 (Completion of Transmission) 9-5-2012-0359014-12
5 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2012.07.25 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2012-0593041-10
6 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2012.07.25 수리 (Accepted) 1-1-2012-0593040-75
7 등록결정서
Decision to grant		 2012.08.31 발송처리완료 (Completion of Transmission) 9-5-2012-0516424-12
8 [일부 청구항 포기]취하(포기)서
[Abandonment of Partial Claims] Request for Withdrawal (Abandonment)		 2012.09.19 수리 (Accepted) 2-1-2012-0456113-64
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2013.02.01 수리 (Accepted) 4-1-2013-5019983-17
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5158129-58
11 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5157993-01
12 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5157968-69
13 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.04.24 수리 (Accepted) 4-1-2019-5081392-49
14 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.05.15 수리 (Accepted) 4-1-2020-5108396-12
15 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.06.12 수리 (Accepted) 4-1-2020-5131486-63
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
클록 신호를 전달하는 트리 클록 분배 경로, 기판, 상기 기판 상에 형성되는 적어도 하나 이상의 반도체 칩들 및 상기 반도체 칩들 사이에 위치하는 적어도 하나 이상의 인터포저 층들을 포함하는 3차원 집적 회로에 있어서, 상기 트리 클록 분배 경로는,상기 반도체 칩들 및 상기 인터포저 층들을 관통하는 적어도 하나 이상의 제1 관통 실리콘 비아들로 구성되어 상기 클록 신호를 상기 기판 측에서부터 상기 반도체 칩 측으로 향하는 방향인 제1 방향으로 전달하는 제1 클록 경로;상기 반도체 칩들 및 상기 인터포저 층들을 관통하는 적어도 하나 이상의 제2 관통 실리콘 비아들로 구성되어 상기 클록 신호를 상기 제1 방향과 반대 방향인 제2 방향 및 상기 제1 방향으로 전달하는 제2 클록 경로; 및상기 제1 클록 경로 및 상기 제2 클록 경로를 연결하는 배선 경로를 포함하는 3차원 집적 회로
2 2
제1 항에 있어서, 상기 트리 클록 분배 경로는 상기 제2 클록 경로와 상기 적어도 하나 이상의 반도체 칩들의 클록 단자를 연결하여 상기 클록 단자에 상기 클록 신호를 전달하는 단자 배선 경로를 더 포함하는 것을 특징으로 하는 3차원 집적 회로
3 3
청구항 3은(는) 설정등록료 납부시 포기되었습니다
4 4
청구항 4은(는) 설정등록료 납부시 포기되었습니다
5 5
청구항 5은(는) 설정등록료 납부시 포기되었습니다
6 6
청구항 6은(는) 설정등록료 납부시 포기되었습니다
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삭제
8 8
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기판에 형성되는, 복수의 반도체 칩들 및 인터포저 층들이 교번적으로 적층되고 트리 클록 분배 경로에 의해 클록 신호를 분배하는 3차원 집적 회로, 중앙 처리 장치, 적어도 하나의 입출력 장치를 포함하는 시스템에 있어서,상기 트리 클록 분배 경로는 상기 복수의 반도체 칩들 및 인터포저 층들을 관통하는 제1 클록 경로, 제2 클록 경로 및 상기 제1 클록 경로와 제2 클록 경로를 연결하는 배선 경로를 포함하고,상기 제1 클록 경로는 상기 반도체 칩들 및 상기 인터포저 층들으르 관통하는 적어도 하나 이상의 제1 관통 실리콘 비아들로 구성되어 상기 클록 신호를 상기 기판 측에서부터 상기 반도체 칩들 측으로 향하는 제1 방향으로 전달하고,상기 제2 클록 경로는 상기 반도체 칩들 및 상기 인터포저 층들을 관통하는 적어도 하나 이상의 제2 관통 실리콘 비아들로 구성되어 상기 클록 신호를 상기 제1 방향과 반대 방향인 제2 방향 및 상기 제1 방향으로 전달하는 시스템
16 16
청구항 16은(는) 설정등록료 납부시 포기되었습니다
지정국 정보가 없습니다
패밀리정보가 없습니다
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순번 연구부처 주관기관 연구사업 연구과제
1 지식경제부 한국과학기술원 산업원천기술개발사업 웨이퍼레벨 3차원 IC 설계 및 집적기술