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반도체 소자

  • 기술번호 : KST2015089556
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 반도체 소자를 제공한다. 이 반도체 소자는 기판 상에 차례로 적층되는 제 1 에피층 및 제 2 에피층, 제 1 영역에서 제 1 에피층 및 제 2 에피층과 접하는 제 1 웰을 포함하는 제 1 소자, 제 2 영역에서 제 2 에피층과는 접하되 제 1 에피층과는 이격되는 제 2 웰을 포함하는 제 2 소자, 및 제 3 영역에서 제 2 에피층과는 접하되 제 1 에피층과는 이격되는 제 3 웰을 포함하는 제 3 소자을 포함할 수 있다. 기판과 제 1 에피층 및 제 1 웰은 제 1 도전형으로 도핑되고, 제 2 에피층은 제 1 도전형과 반대되는 제 2 도전형으로 도핑될 수 있다.
Int. CL H01L 29/72 (2006.01) H01L 27/10 (2006.01)
CPC H01L 29/68(2013.01) H01L 29/68(2013.01) H01L 29/68(2013.01)
출원번호/일자 1020110035737 (2011.04.18)
출원인 한국전자통신연구원, 주식회사 실리콘웍스
등록번호/일자
공개번호/일자 10-2012-0118265 (2012.10.26) 문서열기
공고번호/일자
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 취하
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 N
심사청구항수 1

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구
2 주식회사 실리콘웍스 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 구진근 대한민국 대전광역시 유성구
2 유성욱 대한민국 대구광역시 수성구
3 김용구 대한민국 대전광역시 유성구
4 오형석 대한민국 대전광역시 동구

대리인

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번호 이름 국적 주소
1 특허법인 고려 대한민국 서울특별시 강남구 테헤란로 *길 ** *층(역삼동)

최종권리자

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번호 이름 국적 주소
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application
2011.04.18 수리 (Accepted) 1-1-2011-0285906-73
2 출원인정보변경(경정)신고서
Notification of change of applicant's information
2012.01.27 수리 (Accepted) 4-1-2012-5016783-22
3 출원인정보변경(경정)신고서
Notification of change of applicant's information
2014.04.30 수리 (Accepted) 4-1-2014-0059858-30
4 출원인정보변경(경정)신고서
Notification of change of applicant's information
2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
5 [대리인선임]대리인(대표자)에 관한 신고서
[Appointment of Agent] Report on Agent (Representative)
2015.05.06 수리 (Accepted) 1-1-2015-0436555-97
6 출원인정보변경(경정)신고서
Notification of change of applicant's information
2018.10.22 수리 (Accepted) 4-1-2018-5212820-95
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번호 청구항
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제 1 영역, 제 2 영역 및 제 3 영역을 포함하는 기판;상기 기판 상에 차례로 적층된 제 1 에피층 및 제 2 에피층;상기 제 1 영역에서 상기 제 1 에피층 및 제 2 에피층과 접하는 제 1 웰을 포함하는 제 1 소자;상기 제 2 영역에서 상기 제 2 에피층과는 접하되 상기 제 1 에피층과는 이격되는 제 2 웰을 포함하는 제 2 소자; 및상기 제 3 영역에서 상기 제 2 에피층과는 접하되 상기 제 1 에피층과는 이격되는 제 3 웰을 포함하는 제 3 소자를 포함하고,상기 기판과 상기 제 1 에피층 및 상기 제 1 웰은 제 1 도전형으로 도핑되고, 상기 제 2 에피층은 상기 제 1 도전형과 반대되는 제 2 도전형으로 도핑된 반도체 소자
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.