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반도체 소자의 캐패시터 제조 방법

  • 기술번호 : KST2015076101
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 특히 모노리딕 실리콘 고주파 집적회로에 적용되는 엠 아이 엠(이하 MIM이라 한다) 캐패시터 제조 방법에 관한 것이다.고주파 직접회로에 적용되는 스파이럴 인덕터 및 캐패시터의 제조시, 실리콘 기판의 도전성으로 인한 전자파의 손실 및 금속선의 저항과 기판 사이의 기생성분 등의 영향때문에, 큰 캐패시턴스를 가지면서 성능이 우수한 캐패시터를 구현하는데 많은 어려움이 있다. 특히 MIM 캐패시터 제조시, 다층 금속배선 공정에서 캐패시터를 위한 여분의 금속배선 공정이 필요하므로 공정이 복잡해지고 수율이 떨어지는 문제점이 발생한다.본 발명에서는 여분의 금속배선 공정이 필요 없고 모노리딕 실리콘 고주파 집적회로에 적용되는 MIM 캐패시터의 새로운 제조 방법을 제시한다.
Int. CL H01L 27/108 (2006.01)
CPC H01L 27/0641(2013.01) H01L 27/0641(2013.01) H01L 27/0641(2013.01) H01L 27/0641(2013.01) H01L 27/0641(2013.01) H01L 27/0641(2013.01)
출원번호/일자 1019970039496 (1997.08.20)
출원인 한국전자통신연구원
등록번호/일자 10-0240647-0000 (1999.10.28)
공개번호/일자 10-1999-0016810 (1999.03.15) 문서열기
공고번호/일자 (20000115) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (1997.08.20)
심사청구항수 6

출원인

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 김천수 대한민국 대전광역시 유성구
2 박민 대한민국 대전광역시 유성구
3 유현규 대한민국 대전광역시 유성구

대리인

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번호 이름 국적 주소
1 신영무 대한민국 서울특별시 강남구 영동대로 ***(대치동) KT&G타워 *층(에스앤엘파트너스)
2 최승민 대한민국 서울특별시 중구 통일로 **, 에이스타워 *층 (순화동)(법무법인 세종)

최종권리자

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번호 이름 국적 주소
1 한국전자통신연구원 대한민국 대전광역시 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 대리인선임신고서
Notification of assignment of agent		 1997.08.20 수리 (Accepted) 1-1-1997-0125998-57
2 특허출원서
Patent Application		 1997.08.20 수리 (Accepted) 1-1-1997-0125997-12
3 출원심사청구서
Request for Examination		 1997.08.20 수리 (Accepted) 1-1-1997-0125999-03
4 등록사정서
Decision to grant		 1999.09.30 발송처리완료 (Completion of Transmission) 9-5-1999-0302592-03
5 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2001.04.19 수리 (Accepted) 4-1-2001-0046046-20
6 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2002.08.08 수리 (Accepted) 4-1-2002-0065009-76
7 [대리인사임]대리인(대표자)에 관한 신고서
[Resignation of Agent] Report on Agent (Representative)		 2008.11.06 수리 (Accepted) 1-1-2008-5055008-50
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2009.08.04 수리 (Accepted) 4-1-2009-5150899-36
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.02.02 수리 (Accepted) 4-1-2015-0006137-44
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번호 청구항
1 1

반도체 기판상의 산화막 및 제 1 층간절연막이 순차적으로 적층되어 있는 구조 상부에 제 1 금속층을 증착하는 단계와,

상기 제 1 금속층 상부에 제 2 층간 절연막을 증착한 후, 상기 제 2 층간 절연막의 선택된 영역을 식각하여 제 1 금속층이 노출되도록 패터닝 하는 단계와,

상기 노출된 제 1 금속층을 포함하는 전체구조 상부에 유전체막 및 제 2 금속층을 순차적으로 증착하는 단계를 포함하여 이루어져, 제 1 금속층 및 제 2 금속층의 두 층 배선만으로 엠

2 2

제 1 항에 있어서,

상기 반도체 기판은 저항이 500 내지 20,000 Ω㎝인 고저항 반도체 기판인 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법

3 3

제 1 항에 있어서,

상기 제 1 금속층은 타이타늄텅스텐/실리콘이 1 % 포함된 알루미늄/타이타늄텅스텐의 3중 구조인 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법

4 4

제 1 항에 있어서,

상기 유전체막은 실리콘 질화막 또는 실리콘 산화막인 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법

5 5

제 1 항에 있어서,

상기 유전체막은 40 내지 300 ㎚의 두께로 증착하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법

6 6

제 1 항에 있어서,

상기 제 2 금속층은 타이타늄텅스텐/실리콘이 1 % 포함된 알루미늄/타이타늄텅스텐의 3중 구조인 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법

지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.