P형 실리콘기판(31)상에 P형 에피층(32)를 성장시키고 그 위에 두께 8000Å의 붕소(B) 및 인(P)의 무게비 각각 4WT% BPSG 박막(41)을 화학증착법으로 증착한 후 깊이 5㎛되도록 제1트렌치(27)를 에칭하여, 패턴을 형성하는 수단과 이어서 패캐시터 산화막(36)을 두꼐 150Å로 성장시킨 뒤 두께 8000Å 인(P) 농도 1×1020cm-3정도의 도핑된 제1다결정실리콘(40)을 제1트렌치(27)안에 채워넣는 수단과 이어서 플라즈마 식각방법으로 BPSG 막(41) 위에 있는 제1다결정실리콘(40)을 제거한 뒤 계속해서 제1트렌치(27)내부의 제1다결정실리콘(40)을 0

제1항에 있어서, 소오스(33)가 평면상에 차지하는 면적을 최소화하기 위하여 제1트렌치(27)내부에 소오스(33)를 매립시켜서 된 것을 특징으로 하는 소오스 매립형 다이나믹 반도체 기억소자

제1항에 있어서, 제1트렌치영역(27)안에 제2트렌치(30)을 중첩시키되 깊이를 농도가 높은 P+실리콘기판(31)영역까지 침투시켜 인접 트렌치에 가해진 전압에 의한 공핍층의 길이를 짧게하여 셀과 셀간의 간섭현상을 줄일 수 있도록 한 것을 특징으로 하는 소오스 매립형 다이나믹 반도체 기억소자

제1항에 있어서, 제2트렌치(30)을 이용한 트렌치 격리를 하되 제2트렌치(30)의 깊이는 농도가 낮은 P-에피층(32)보다 깊게 하고 상기 제2트렌치(30) 벽면으로 얇은 P형층(47)을 형성하며 화학증착법에 의한 산화막으로 제2트렌치(30)을 채우기전에 양질의 산화막(48) 200Å 정도를 먼저 성장시켜 측면 트랜지스터 작동 및 측벽 누설전류를 억제할 수 있도록 한 것을 특징으로 하는 소오스 매립형 다이나믹 반도체 기억소자

제1항에 있어서, 제1트렌치(27)의 깊이가 5㎛ 되도록 에칭하되 이에 두께 400Å의 산화막을 성장시킨 후 다시 습식에칭 방식으로 제거하여 모서리(42)(43)의 예각을 둔화시킴으로서 캐패시터의 신뢰도 향상시킬 수 있게 한 것을 특징으로 하는 소오스 매립형 다이나믹 반도체 기억소자

제1항에 있어서, 제2트렌치(30)가 제1트렌치(27)의 상당부분을 점유하게 하여 소오스 매립으로 인한 활성영역(26) 트렌치 캐패시터(27)들 사이의 근접되는 것을 방지하여 셀간의 간섭현상을 억제할 수 있게 한 것을 특징으로 하는 소오스 매립형 다이나믹 반도체 기억소자

제1항에 있어서, 상기 소오스(33)의 면적을 감소시켜 셀과 셀, 활성영역(26)간의 거리를 2㎛ 내외로 근접되도록 하여 알파입자 입사에 의한 소프트에러 발생확률을 대폭감소시킬 수 있게 한 것을 특징으로 하는 소오스 매립형 다이나믹 반도체 기억소자