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실리콘 기판의 상층부에 트랜지스터가 수직으로 형성되고, 상기 트랜지스터의 하부에 트렌치에 의해 캐패시터가 기둥모양으로 형성되는 구조의 메모리셀에 있어서, 상기 캐패시터의 하부에 인접셀과의 전기적인 분리를 위해 형성된 제1확산층(7)과, 상기 제1확산층(7)의 상기 캐패시터의 내부중심에 상기 기둥모양으로 형성된 캐패시터 유전체(11)와, 상기 캐패시터 유전체(11)의 외부를 둘러싸도록 형성된 전하저장용 전극(9)과, 상기 전하저장용 전극(9)의 상부에 형성되고 상기 트랜지스터와 상기 전하저장용 전극(9)을 전기적으로 연결하기 위한 제2확산층(7)과, 상기 전하저장용 전극(9)과 상기 실리콘 기판을 전기적으로 절연하기 위해 상기 전하저장용 전극(9)의 외부에 형성된 절연막(5)을 포함하는 것을 특징으로 하는 수직 트랜지스터를 갖는 스택-트렌치 구조의 D램셀
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실리콘 기판(1)의 상면에 산화막(2), 질화실리콘막(3) 및 산화막(4)을 증착한 후 소정 패턴으로 식각하여 1차 트렌치를 형성하는 단계와, 상기 1차 트렌치의 측벽에 질화실리콘 측벽 스페이서(6)를 형성하고 상기 1차 트렌치의 저면을 식각하여 2차 트렌치를 형성하고, 형성된 2차 트렌치의 측면에 산화막(5)을 2000Å정도 성장하는 단계와, 상기 2차 트렌치의 바닥에 있는 산화막을 제거하여 이온 주입공정에 의해 P확산층(7)을 상기 2차 트렌치의 저면에 위치한 실리콘 기판(1)내에 형성하여 이웃하는 셀과 분리시키고 그리고 상기 1차 트렌치의 하단부에 위치한 상기 벽면산화막의 일부를 제거하는 단계와, 불순물 이온이 주입된 폴리실리콘을 상기 2차 트렌치의 표면에 형성하여 전하저장용 전극(9)을 형성하면서 캐패시터 유전체(11)를 ONO의 구조로 형성하고 상기 변면 산화막의 제거된 일부를 통하여 실리콘기판내에 n+ 확산층(13)을 형성한 다음에, 폴리실리콘을 도포한 후 오우버 에치하여 상기 2차 트렌치내에 폴리실리콘층(12)을 형성하는 단계와, 남아 있는 질화실리콘 측벽 스페이서(6)와 질화실리콘막(3) 및 산화막(2)을 습식식각으로 제거한 후 게이트 산화막(14)을 기르고 워드선(15)과 비트선(17)을 형성하는 단계들에 의해 제조됨을 특징으로 하는 수직 트랜지스터를 갖는 스택-트렌치 구조의 D램셀의 제조방법
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