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래치 기반 서브시스템의 블랙 박스 타이밍 모델링을 위한방법 및 컴퓨터 시스템

  • 기술번호 : KST2015169004
  • 담당센터 : 대구기술혁신센터
  • 전화번호 : 053-550-1450
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명에서 래치를 포함하는 동기 소자로 구성된 디지털 회로를 위한 블랙 박스 타이밍 모델링 방법이 개시된다. 본 발명은 동기 소자를 거치지 않는 입력 및 출력 간의 딜레이 정보를 제공하는 콤비네셔날 딜레이 아크(combinational delay arc) 특성화 단계, 동기 소자에 연결되는 입력에 대해 동기 소자의 클록의 라이징 또는 폴링 에지에 대한 홀드 시간(hold time)을 추출하고 이를 이용하여 홀드 시간 아크(hold time arc)를 형성하는 홀드 시간 아크 특성화 단계, 동기 소자에 연결되는 입력에 대해 동기 소자의 클록의 라이징 또는 폴링 에지에 대한 셋업(setup) 시간을 추출하고 이를 이용하여 셋업 시간 아크(setup time arc)를 형성하는 셋업 시간 아크 특성화 단계, 및 적어도 상기 셋업 시간 아크에 부분적으로 기반하여, 출력에 연결된 가장 가까운 동기 소자의 클록의 라이징 또는 폴링 에지를 기준으로 출력에서의 출발 시간 정보를 제공하는 클록-대-출력 딜레이 아크(clock-to-output delay arc) 특성화 단계를 포함한다. 본 발명은 상위 레벨의 검증에서 래치 기반 디자인 내부를 재검증하는 노력 없이 효율적으로 사용될 수 있어 전반적인 검증에 드는 시간을 줄일 수 있고 모델 사이즈 측면에서도 기존의 모델에 비해 줄어든다.
Int. CL G06F 17/50 (2006.01)
CPC
출원번호/일자 1020060113034 (2006.11.15)
출원인 포항공과대학교 산학협력단
등록번호/일자 10-0842214-0000 (2008.06.24)
공개번호/일자 10-2008-0044129 (2008.05.20) 문서열기
공고번호/일자 (20080630) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2006.11.15)
심사청구항수 21

출원인

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번호 이름 국적 주소
1 포항공과대학교 산학협력단 대한민국 경상북도 포항시 남구

발명자

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번호 이름 국적 주소
1 도경태 대한민국 경북 포항시 남구
2 김영환 대한민국 경북 포항시 남구
3 손행선 대한민국 경기 성남시 분당구

대리인

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번호 이름 국적 주소
1 리앤목특허법인 대한민국 서울 강남구 언주로 **길 **, *층, **층, **층, **층(도곡동, 대림아크로텔)

최종권리자

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번호 이름 국적 주소
1 포항공과대학교 산학협력단 대한민국 경상북도 포항시 남구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application		 2006.11.15 수리 (Accepted) 1-1-2006-0836870-24
2 전자문서첨부서류제출서
Submission of Attachment to Electronic Document		 2006.11.16 수리 (Accepted) 1-1-2006-5091858-06
3 선행기술조사의뢰서
Request for Prior Art Search		 2007.09.04 수리 (Accepted) 9-1-9999-9999999-89
4 선행기술조사보고서
Report of Prior Art Search		 2007.10.12 수리 (Accepted) 9-1-2007-0058775-45
5 의견제출통지서
Notification of reason for refusal		 2007.11.30 발송처리완료 (Completion of Transmission) 9-5-2007-0647964-10
6 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2007.12.28 수리 (Accepted) 4-1-2007-5195152-79
7 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2008.01.31 수리 (Accepted) 1-1-2008-0082641-25
8 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2008.01.31 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2008-0082643-16
9 등록결정서
Decision to grant		 2008.05.30 발송처리완료 (Completion of Transmission) 9-5-2008-0298977-51
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2013.06.13 수리 (Accepted) 4-1-2013-0025573-58
11 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.02.25 수리 (Accepted) 4-1-2014-5024386-11
12 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.11.20 수리 (Accepted) 4-1-2019-5243581-27
13 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.11.22 수리 (Accepted) 4-1-2019-5245997-53
14 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.11.25 수리 (Accepted) 4-1-2019-5247115-68
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
래치를 포함하는 적어도 하나의 동기 소자로 구성된 디지털 회로를 위한 블랙 박스 타이밍 모델링 방법에 있어서,상기 동기 소자에 다중 크리티컬 경로 분석(multiple critical path analysis, MCPA) 알고리즘을 적용하여 정적 타이밍 분석(static timing analysis, STA)을 수행하는 전처리(preprocessing) 단계; 상기 동기 소자 각각에 대한 입력들이 수신될 수 있도록 상기 동기 소자가 활성화되어야 하는 셋업 시간을 연산하고, 상기 전처리 단계로부터의 분석 결과를 이용하여 상기 입력들 각각에 대한 셋업 시간 아크(setup time arc)를 생성하는 셋업 시간 아크 특성화(characterization) 단계; 및 상기 분석 결과를 이용하여, 출력 노드에 연결된 가장 가까운 동기 소자의 클록의 라이징 또는 폴링 에지를 기준으로 상기 출력 노드에서의 출발 시간 정보를 제공하는 클록-대-출력 딜레이 아크(clock-to-output delay arc) 특성화 단계를 포함하는 것을 특징으로 하는 방법
2 2
제1항에 있어서, 상기 동기 소자로 구성된 디지털 회로를 위한 블랙 박스 타이밍 모델링 방법은, 상기 분석 결과를 이용하여, 상기 동기 소자를 노드로 변환하고, 상기 동기 소자 또는 입-출력 노드 간에 전기신호가 전달될 수 있다면 상기 동기 소자 또는 상기 입-출력 노드 사이를 신호의 전달 방향에 따라 방향성 에지로 변환하고, 및 상기 에지가 가지는 웨이트를 신호 전달에 걸리는 딜레이로 정하는 가중 그래프 변환 단계를 더 포함하는 것을 특징으로 하는 방법
3 3
제1항에 있어서, 입력 노드 및 출력 노드 간에 상기 동기 소자가 존재하지 않는 입-출력 쌍을 찾아내고 상기 입-출력 쌍으로부터 상기 입력 및 출력 노드 사이의 경로 중 가장 느린 딜레이 및 가장 빠른 딜레이를 포함하는 크리티컬 경로 딜레이(critical path delay)를 가지는 콤비네셔날 딜레이 아크를 형성하는 콤비네셔날 딜레이 아크 특성화 단계를 더 포함하는 것을 특징으로 하는 방법
4 4
제1항에 있어서, 각 입력에 대한 상기 동기 소자로의 가장 낮은 딜레이를 해당 동기 소자의 홀드 시간에서 뺀 값의 최소값을 구하여 상기 최소값을 각 입력의 홀드 시간으로 정하고, 상기 홀드 시간을 이용하여 홀드 시간 아크를 형성하는 홀드 시간 아크 특성화 단계를 더 포함하는 것을 특징으로 하는 방법
5 5
제1항에 있어서, 상기 셋업 시간 아크 특성화 단계는, 셋업 시간 바이올레이션 체크(setup time violation check)를 동시에 수행하는 LAT(Latest Arrival Time) 컴퓨터 프로그램을 이용하는 것을 특징으로 하는 방법
6 6
제1항에 있어서, 상기 셋업 시간 아크 특성화 단계는, 내부의 모든 동기 소자들에서 전체 회로에 타이밍 에러를 유발시키지 않는 가장 늦은 입력 신호 도착 시간인 LAT를 구하는 단계;각 입력에 대해 그 입력과 인접한 동기 소자들의 상기 LAT에서 해당 동기 소자까지의 딜레이를 뺀 값의 최소값을 구함으로서 각 입력의 LAT를 구하는 단계; 및구해진 상기 LAT와 입력과 연관된 레퍼런스 클럭의 에지 간의 차이를 셋업 시간으로서 구하는 단계를 포함하는 것을 특징으로 하는 방법
7 7
제5항에 있어서, 상기 셋업 시간 아크 특성화 단계는, 상기 셋업 시간 바이올레이션 체크를 위하여, 내부 동기 소자의 신호 도착시간을 업데이트 하는 과정에서 도착시간이 래치에서 허용하는 시간 구간 내에 포함되는지를 체크하는 단계를 포함하는 것을 특징으로 하는 방법
8 8
제7항에 있어서, 상기 허용되는 시간 구간은, 멀티-사이클 경로(mutli-cycle path) 또는 영-사이클 경로(zero-cycle path)가 아니라면 팬-인(fan-in)에 위치한 동기 소자의 엑티베이팅 에지(activating edge) 또는 엑티브 기간(active period)의 끝에서 현재 클록 에지에서 셋업 시간 이전의 시간까지인 것을 특징으로 하는 방법
9 9
제5항에 있어서, 상기 셋업 시간 아크 특성화 단계는, 상기 셋업 시간 바이올레이션 체크를 위하여, 회로 내부에 동기 소자로 이루어진 루프가 존재하는 경우 이 루프의 딜레이가 허용 범위를 벗어나는 지를 체크하는 단계를 포함하는 것을 특징으로 하는 방법
10 10
제9항에 있어서, 상기 셋업 시간 바이올레이션 체크 단계는,타이밍 에러 발생으로 인해 입력 도착 시간의 수정이 요구되는 래치의 정보를 전파시키는 동작으로서, 상기 전파된 래치의 정보가 현재 래치의 정보와 일치하면, 해당 래치가 루프에 속하고 루프의 딜레이가 허용 범위를 넘은 것으로 판단하는 것을 특징으로 하는 방법
11 11
제1항에 있어서, 상기 클록-대-출력 딜레이 아크 특성화 단계에서, 출력의 출발 시간은 상기 출력 노드와 관련된 입력 각각에 대한 출발 시간 정보를 제공하는 것을 특징으로 하는 방법
12 12
제1항에 있어서, 상기 클록-대-출력 딜레이 아크 특성화 단계는, 제1 시점까지는 EDT(earliest output depature time) 값을 유지하고, 셋업 타임 바이올레이션 영역 이전인 제2 시점까지 선형적으로 LDT(latest output departure time) 까지 증가하는 래치 동기 시스템의 한 입력 도착 시간에 대한 출력의 출력 출발 시간의 특성을 구하는 것을 포함하는 것을 특징으로 하는 방법
13 13
제12항에 있어서, 상기 제1 시점 및 제2 시점 사이에서, 상기 래치 동기 시스템의 한 입력 도착 시간에 대한 출력의 출력 출발 시간은 1의 기울기를 가지고 증가하는 것을 특징으로 하는 방법
14 14
제12항에 있어서, 상기 LDT는, 입력에 인접한 모든 동기 소자의 출발시간을 상기 셋업 시간 아크 특성화 단계에서 구해진 상기 LAT로 설정하고, 신호를 전파시킨 출력에서의 가장 늦은 신호 도착시간으로서 얻어지는 것을 특징으로 하는 방법
15 15
제12항에 있어서, 상기 EDT는, 입력에 인접한 동기 소자의 입력 출발시간을 동기 소자가 신호를 통과시키기 시작하는 시점으로 설정하고, 신호를 전파시킨 출력에서 가장 빠른 신호 도착시간으로서 얻어지는 것을 특징으로 하는 방법
16 16
제12항에 있어서, 상기 제2 시점은 해당 입력의 상기 LAT이고, 상기 제1 시점은 상기 제 2 시점에서 상기 LDT와 상기 EDT의 차를 뺀 값인 것을 특징으로 하는 방법
17 17
래치를 포함하는 적어도 동기 소자로 구성된 디지털 회로의 타이밍을 제어하는 프로세서를 포함하는 컴퓨터 시스템에 있어서, 상기 프로세서는,상기 동기 소자에 다중 크리티컬 경로 분석(MCPA) 알고리즘을 적용하여 정적 타이밍 분석(STA)을 수행하는 전처리 단계; 상기 동기 소자 각각에 대한 입력들이 수신될 수 있도록 상기 동기 소자가 활성화되어야 하는 셋업 시간을 연산하고, 상기 전처리 단계로부터의 분석 결과를 이용하여 상기 입력들 각각에 대한 셋업 시간 아크를 생성하는 셋업 시간 아크 특성화 단계; 및 상기 분석 결과를 이용하여, 출력 노드에 연결된 가장 가까운 동기 소자의 클록의 라이징 또는 폴링 에지를 기준으로 상기 출력 노드에서의 출발 시간 정보를 제공하는 클록-대-출력 딜레이 아크 특성화 단계를 수행하도록 구현되는 것을 특징으로 하는 컴퓨터 시스템
18 18
제17항에 있어서, 상기 프로세서는 제2항 내지 제16항 중 어느 한 방법을 수행하도록 더 구현되는 것을 특징으로 하는 컴퓨터 시스템
19 19
래치를 포함하는 동기 소자로 구성된 디지털 회로의 타이밍을 제어하는 프로세서를 포함하는 컴퓨터 시스템에 있어서, 상기 프로세서는,상기 동기 소자에 다중 크리티컬 경로 분석(MCPA) 알고리즘을 적용하여 정적 타이밍 분석(STA)을 수행하는 전처리 모듈; 상기 동기 소자 각각에 대한 입력들이 수신될 수 있도록 상기 동기 소자가 활성화되어야 하는 셋업 시간을 연산하고, 상기 전처리 단계로부터의 분석 결과를 이용하여 상기 입력들 각각에 대한 셋업 시간 아크(를 생성하는 셋업 시간 아크 특성화 모듈; 및 상기 분석 결과를 이용하여, 출력 노드에 연결된 가장 가까운 동기 소자의 클록의 라이징 또는 폴링 에지를 기준으로 상기 출력 노드에서의 출발 시간 정보를 제공하는 클록-대-출력 딜레이 아크 특성화 모듈을 포함하는 것을 특징으로 하는 컴퓨터 시스템
20 20
제19항에 있어서, 상기 프로세서는, 입력 노드 및 출력 노드 간에 상기 동기 소자가 존재하지 않는 입-출력 쌍을 찾아내고 상기 입-출력 쌍으로부터 상기 입력 및 출력 노드 사이의 경로 중 가장 느린 경로 딜레이 및 가장 빠른 딜레이를 포함하는 크리티컬 경로 딜레이를 가지는 콤비네셔날 딜레이 아크를 형성하는 콤비네셔날 딜레이 아크 특성화 모듈을 더 포함하는 것을 특징으로 하는 컴퓨터 시스템
21 21
제19항에 있어서, 상기 프로세서는, 동기 소자와 연결되는 각 입력에 대한 상기 동기 소자까지의 가장 적은 딜레이를 구하고, 이를 상기 동기 소자의 홀드 시간에서 뺀 값의 최소값을 구하여, 상기 최소값을 각 입력의 홀드 시간으로 정하고, 상기 홀드 시간을 이용하여 홀드 시간 아크를 형성하는 홀드 시간 아크 특성화 모듈을 더 포함하는 것을 특징으로 하는 컴퓨터 시스템
지정국 정보가 없습니다
순번, 패밀리번호, 국가코드, 국가명, 종류의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 패밀리정보 - 패밀리정보 표입니다.
순번 패밀리번호 국가코드 국가명 종류
1 US07984404 US 미국 FAMILY
2 US20080141201 US 미국 FAMILY

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1 US2008141201 US 미국 DOCDBFAMILY
2 US7984404 US 미국 DOCDBFAMILY
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