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재설정 가능한 반도체 소자

  • 기술번호 : KST2015137331
  • 담당센터 : 서울동부기술혁신센터
  • 전화번호 : 02-2155-3662
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 재설정 가능한 반도체 소자가 개시된다. 상기 반도체 소자는 기판, 상기 기판 상에 형성되는 제1 절연체, 상기 절연체 상에 형성되는 서로 다른 극성을 갖는 두 개의 채널 및 상기 채널의 양단에 공통으로 접합되는 복수의 단자 전극, 상기 단자 전극 상에 형성되는 제2 절연체 및 상기 제2 절연체 상에 형성되는 제어 게이트를 포함한다. 상기 채널들은 서로 다른 극성을 가지며, 상기 제2 절연체 내에는 전하 저장층이 형성된다. 상기 제어 게이트에 순 바이어스 또는 역 바이어스가 인가되고, 그 바이어스 인가는 차단된다. 상기 전하 저장층에 충전되는 전하들의 극성에 따라 상기 반도체 소자의 전압-전류 특성이 변화한다. 반도체 소자, 재설정, 제어 게이트, 나노 와이어, 전하 저장층, 플로팅
Int. CL H01L 21/336 (2006.01.01) B82Y 40/00 (2017.01.01)
CPC
출원번호/일자 1020080116502 (2008.11.21)
출원인 서울대학교산학협력단
등록번호/일자 10-1036551-0000 (2011.05.17)
공개번호/일자 10-2010-0024329 (2010.03.05) 문서열기
공고번호/일자 (20110524) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보 미국  |   12/197,961   |   2008.08.25
법적상태 소멸
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2008.11.21)
심사청구항수 26

출원인

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번호 이름 국적 주소
1 서울대학교산학협력단 대한민국 서울특별시 관악구

발명자

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번호 이름 국적 주소
1 홍승훈 대한민국 서울특별시 송파구
2 명성 대한민국 대전광역시 서구
3 허광 대한민국 서울특별시 서초구

대리인

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번호 이름 국적 주소
1 특허법인다나 대한민국 서울특별시 강남구 역삼로 *길 **, 신관 *층~*층, **층(역삼동, 광성빌딩)

최종권리자

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번호 이름 국적 주소
1 서울대학교산학협력단 대한민국 서울특별시 관악구
번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2008.11.21 수리 (Accepted) 1-1-2008-0805590-09
2 우선권주장증명서류제출서(USPTO)
Submission of Priority Certificate(USPTO)		 2009.04.13 수리 (Accepted) 9-1-2009-9004309-07
3 선행기술조사의뢰서
Request for Prior Art Search		 2010.09.20 수리 (Accepted) 9-1-9999-9999999-89
4 선행기술조사보고서
Report of Prior Art Search		 2010.10.15 수리 (Accepted) 9-1-2010-0062976-58
5 의견제출통지서
Notification of reason for refusal		 2010.10.27 발송처리완료 (Completion of Transmission) 9-5-2010-0484352-58
6 [대리인선임]대리인(대표자)에 관한 신고서
[Appointment of Agent] Report on Agent (Representative)		 2010.11.09 수리 (Accepted) 1-1-2010-0728923-28
7 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2010.11.09 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2010-0729033-87
8 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2010.11.09 수리 (Accepted) 1-1-2010-0729034-22
9 등록결정서
Decision to grant		 2011.02.17 발송처리완료 (Completion of Transmission) 9-5-2011-0091287-16
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2011.09.27 수리 (Accepted) 4-1-2011-5195109-43
11 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2013.01.14 수리 (Accepted) 4-1-2013-5007213-54
12 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.03.17 수리 (Accepted) 4-1-2015-5033829-92
13 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2015.05.13 수리 (Accepted) 4-1-2015-5062924-01
14 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.05.13 수리 (Accepted) 4-1-2019-5093546-10
15 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.05.23 수리 (Accepted) 4-1-2019-5101798-31
16 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.08.02 수리 (Accepted) 4-1-2019-5154561-59
17 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.11.25 수리 (Accepted) 4-1-2020-5265458-48
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
동작 게이트; 상기 동작 게이트 상에 형성되는 기판; 상기 기판 상에 형성되는 제1 절연층; 상기 제1 절연층의 제1 평면 위치 상에 형성되며, 제1 극성을 갖는 제1 채널; 상기 제1 절연층의 제2 평면 위치 상에 형성되며, 제2 극성을 갖는 제2 채널; 상기 제1 채널 및 제2 채널의 양단에 각각 공통으로 접합되는 단자 전극; 상기 제1 채널, 제2 채널 및 단자 전극 상에 형성되는 제2 절연층; 상기 제2 절연층 내부에 플로팅되고 전하 충전이 가능한 전하 저장층; 및 상기 제2 절연층 상에 형성되는 적어도 하나의 제어 게이트를 포함하는 반도체 소자
2 2
제1항에 있어서, 상기 전하 저장층은 상기 제1 평면 위치 및 제2 평면 위치에 대응되는 위치에 형성되는 반도체 소자
3 3
제1항에 있어서, 상기 제1 채널은 p형으로 도핑된 반도체 층이고, 상기 제2 채널은 n형으로 도핑된 반도체 층인 반도체 소자
4 4
제1항에 있어서, 상기 제1 채널은 p형으로 도핑된 나노 와이어, 상기 제2 채널은 n형으로 도핑된 나노 와이어인 반도체 소자
5 5
제1항에 있어서 상기 전하 저장층과 상기 제1 채널 및 제2채널 사이에 형성되는 하부 서브 절연층은 전하의 터널링을 허용하는 반도체 소자
6 6
제1항 내지 제5항 중의 어느 한 항에 있어서, 상기 전하 저장층은 다수의 도전성 입자를 포함하는 반도체 소자
7 7
제6항에 있어서, 상기 도전성 입자는 나노 파티클인 반도체 소자
8 8
제1항 내지 제5항 중의 어느 한 항에 있어서, 상기 반도체 소자의 동작 특성을 제어하기 위한 순 바이어스 또는 역 바이어스가 상기 제어 게이트에 인가되는 반도체 소자
9 9
제1항 내지 제5항 중의 어느 한 항에 있어서, 상기 제어 게이트에 순 바이어스가 인가되면 상기 전하 저장층의 적어도 일부에 음 전하가 충전되는 반도체 소자
10 10
제1항 내지 제5항 중의 어느 한 항에 있어서, 상기 제어 게이트에 역 바이어스가 인가되면 상기 전하 저장층의 적어도 일부에 양 전하가 충전되는 반도체 소자
11 11
제1항 내지 제5항 중의 어느 한 항에 있어서, 상기 적어도 하나의 제어 게이트는 상기 제1 채널에 대응되는 제1 제어 게이트 및 상기 제2 채널에 대응되는 제2 제어 게이트를 포함하는 반도체 소자
12 12
동작 게이트; 상기 동작 게이트의 상부에 절연되어 형성되는 적어도 두 개의 채널; 상기 적어도 두 개의 채널의 양단에 공통 접합되는 제1 단자 전극 및 제2 단자 전극; 상기 적어도 두 개의 채널과 절연되어 근접하여 배치되는 전하 저장층; 및 상기 전하 저장층 상부에 절연되어 형성되는 적어도 하나의 제어 게이트를 포함하되, 상기 적어도 두 개의 채널은 p형 채널 및 n형 채널을 포함하는 반도체 소자
13 13
제12항에 있어서, 상기 동작 게이트에 순 바이어스가 인가된 후 그 바이어스의 인가가 차단되면, 상기 p형 채널을 통해 임계치 이상의 전류가 흐르도록 하는 동작 게이트 전위의 절대치가 감소하는 반도체 소자
14 14
제12항에 있어서, 상기 제어 게이트에 역 바이어스가 인가된 후 그 바이어스의 인가가 차단되면, 상기 n형 채널을 통해 임계치 이상의 전류가 흐르도록 하는 동작 게이트 전위의 절대치가 감소하는 반도체 소자
15 15
제12항 내지 제14항 중의 어느 한 항에 있어서, 상기 제어 게이트는 상기 p형 채널에 대응되는 제1 제어 게이트와 상기 n형 채널에 대응되는 제2 제어 게이트를 포함하는 반도체 소자
16 16
제15항에 있어서, 상기 제1 제어 게이트에는 순 바이어스가 인가되고, 상기 제2 제어 게이트에는 역 바이어스가 인가되는 반도체 소자
17 17
제12항 내지 제14항 중의 어느 한 항에 있어서, 상기 p형 채널 및 n형 채널은 나노 와이어인 반도체 소자
18 18
제12항 내지 제14항 중의 어느 한 항에 있어서, 상기 전하 저장층은 다수의 도전성 나노 파티클을 포함하는 반도체 소자
19 19
기판 상에 제1 절연층을 형성하는 단계; 상기 제1 절연층의 제1 평면 위치 상에 제1 극성의 제1 채널을 형성하고, 상기 제1 절연층의 제2 평면 위치 상에 제2 극성의 제2 채널을 형성하는 단계; 상기 제1 채널 및 제2 채널의 양단에 각각 공통으로 접합되는 복수의 단자 전극을 형성하는 단계; 상기 제1 채널 및 제2 채널 및 단자 전극 상에 제2 절연층을 형성하는 단계; 상기 제2 절연층 상에 전하 충전이 가능하고 상기 제1 평면 위치 및 제2 평면 위치에 대응하는 전하 저장층을 형성하는 단계; 상기 전하 저장층 상에 제3 절연층을 형성하는 단계; 및 상기 제1 절연층 하에 동작 게이트를 형성하고, 상기 제3 절연층 상에 제어 게이트를 형성하는 단계를 포함하는 반도체 소자의 제조 방법
20 20
제19항에 있어서, 상기 제1 채널 및 제2 채널은 나노 와이어 용액에 의해 형성되는 나노 와이어인 반도체 소자의 제조 방법
21 21
제20항에 있어서, 상기 제1 채널 및 제2 채널을 형성하는 단계 이전에, 상기 제1 평면 위치 및 제2 평면 위치를 제외한 나머지 영역상에 나노 와이어 흡착 방지막을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법
22 22
제21항에 있어서, 상기 나노 와이어 흡착 방지막은 옥타데실트리클로로실란(Octadecyltrichlorosilane)의 분자 막인 반도체 소자의 제조 방법
23 23
제19항 내지 제22항 중의 어느 한 항에 있어서, 상기 전하 저장층은 다수의 나노 파티클인 반도체 소자의 제조 방법
24 24
제23항에 있어서, 상기 전하 저장층을 형성하는 단계 이전에, 상기 제2 절연층의 적어도 일부 상에 나노 파티클의 흡착을 위한 링커 막을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법
25 25
제24항에 있어서, 상기 링커 막은 APTES(aminopropyltriethoxysilane) 막인 반도체 소자의 제조 방법
26 26
제19항 내지 제22항 중의 어느 한 항에 있어서, 상기 단자 전극은 금 또는 티타늄을 포함하는 반도체 소자의 제조 방법
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1 CN101661959 CN 중국 FAMILY
2 JP05254765 JP 일본 FAMILY
3 JP22050427 JP 일본 FAMILY
4 US07968935 US 미국 FAMILY
5 US08350602 US 미국 FAMILY
6 US20100044777 US 미국 FAMILY
7 US20110210765 US 미국 FAMILY

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1 CN101661959 CN 중국 DOCDBFAMILY
2 CN101661959 CN 중국 DOCDBFAMILY
3 DE102008057066 DE 독일 DOCDBFAMILY
4 DE102008057066 DE 독일 DOCDBFAMILY
5 JP2010050427 JP 일본 DOCDBFAMILY
6 JP5254765 JP 일본 DOCDBFAMILY
7 US2010044777 US 미국 DOCDBFAMILY
8 US2011210765 US 미국 DOCDBFAMILY
9 US7968935 US 미국 DOCDBFAMILY
10 US8350602 US 미국 DOCDBFAMILY
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