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제 1 베이스층, 상기 제 1 베이스층 상의 제 1 희생층, 상기 제 1 희생층 상의 적어도 하나 이상의 제 1 소자가 형성된 제 1 반도체 층 및 상기 제 1 반도체 층을 덮어 상기 제 1 소자를 절연시키는 제 1 페시베이션층을 포함하는 제 1 디바이스 기판을 준비하는 단계; 상기 제 1 디바이스 기판의 상기 페시베이션층과 대향되도록, 접합 표면을 갖는 핸들 기판을 준비하는 단계;상기 제 1 디바이스 기판과 상기 핸들 기판을 서로 접합시켜 제 1 접합 기판 적층체를 형성하는 단계; 및상기 제 1 접합 기판 적층체의 상기 제 1 희생층을 선택적으로 제거하여, 상기 제 1 디바이스 기판의 제 1 반도체 층과 상기 제 1 페시베이션층을 상기 핸들 기판 측으로 전달하여 상기 제 1 반도체 층의 저면이 노출되도록 역전되어 상기 핸들 기판 상에 접합된 제 1 모놀리식 소자 기판을 형성하는 단계를 포함하는 3 차원 적층 소자 제조 방법
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제 1 항에 있어서,제 2 베이스층, 상기 제 2 베이스층 상의 제 2 희생층, 상기 제 2 희생층 상의 적어도 하나 이상의 제 2 소자가 형성된 제 2 반도체 층 및 상기 제 2 반도체 층을 덮어 상기 제 2 소자를 절연시키는 제 2 페시베이션층을 포함하는 제 2 디바이스 기판을 준비하는 단계;상기 제 1 반도체 층의 상기 노출된 저면이 접합 표면이 되도록 상기 제 1 모놀리식 소자 기판을 준비하는 단계; 상기 제 2 디바이스 기판의 상기 제 2 페시베이션층과 상기 제 1 모놀리식 소자 기판의 상기 노출된 저면을 서로 대향시킨 상태에서 상기 제 2 디바이스 기판과 상기 제 1 모놀리식 소자 기판을 서로 접합시켜 제 2 접합 기판 적층체를 형성하는 단계; 및상기 제 2 접합 기판 적층체의 상기 제 2 희생층을 선택적으로 제거하여, 상기 제 2 디바이스 기판의 제 2 반도체 층과 상기 제 2 페시베이션층을 상기 핸들 기판 측으로 전달하여 상기 제 2 반도체 층의 저면이 노출되도록 역전되어 상기 핸들 기판 상에 상기 제 2 모놀리식 소자 기판을 형성하는 단계를 포함하는 3 차원 적층 소자 제조 방법
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제 2 항에 있어서,제 n 베이스층, 상기 제 n 베이스층 상의 제 n 희생층, 상기 제 n 희생층 상의 제 n 소자가 형성된 제 n 반도체 층 및 상기 제 n 반도체 층을 덮어 상기 제 n 소자를 절연시키는 제 n 페시베이션층을 포함하는 제 n 디바이스 기판을 준비하는 단계;상기 제 n-1 반도체 층의 상기 노출된 저면이 접합 표면이 되도록 상기 제 n-1 모놀리식 소자 기판을 준비하는 단계; 상기 제 n 디바이스 기판의 상기 제 n 페시베이션층과 상기 제 n-1 모놀리식 소자 기판의 상기 노출된 저면을 서로 대향시킨 상태에서 상기 제 n 디바이스 기판과 상기 제 n-1 모놀리식 소자 기판을 서로 접합시켜 제 n 접합 기판 적층체를 형성하는 단계; 및상기 제 n 접합 기판 적층체의 상기 제 n 희생층을 선택적으로 제거하여, 상기 제 n 디바이스 기판의 제 n 반도체 층과 상기 제 n 페시베이션층을 상기 핸들 기판 측으로 전달하여 상기 제 n 반도체 층의 저면이 노출되도록 역전되어 상기 핸들 기판 상에 상기 제 n 모놀리식 소자 기판을 형성하는 단계를 포함하는 3 차원 적층 소자 제조 방법
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제 3 항에 있어서,상기 제 n 모놀리식 소자 기판 내에서 노출된 제 n 반도체 층을 덮는 보호층을 형성하는 단계를 더 포함하는 3 차원 적층 소자 제조 방법
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제 4 항에 있어서,상기 제 n 반도체 소자의 노출된 저면을 통해, n 개의 적층된 모놀리식 소자 기판을 관통하는 복수의 홀을 형성하는 단계; 및소자간 연결 또는 소자와 외부 회로 사이의 연결을 위한 금속 접촉(metal contact)이 형성되도록, 상기 복수의 홀에 전도성 금속을 충전하는 단계를 더 포함하는 3 차원 적층 소자 제조 방법
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제 1 항에 있어서,상기 제 1 페시베이션층은 층간 절연막(ILD; Interlayer Dielectric)을 포함하는 3 차원 적층 소자 제조 방법
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제 1 항에 있어서,상기 제 1 페시베이션층을 평탄화하는 단계를 더 포함하며,상기 평탄화하는 단계는 화학적 기계적 연마(Chemical-Mechanical Polishing; CMP) 공정을 포함하는 3 차원 적층 소자 제조 방법
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제 1 항에 있어서,상기 희생층은 SiGe, InAs, AlAs, AlGaAs, AlN, AlGaN, SiNx, SiOx, GaN, Si, InGaN, Ge, GaAs, InGaAs, GaInP, AlGaInP, InGaAsP, InAlGaAs, CIGS, InP, AlP, GaP, SiC, InSiGe, AlSb, GaSb, InSb, InGaSb, InGaSbP 및 InGaAlP 중 어느 하나를 포함하는 3 차원 적층 소자 제조 방법
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제 1 항 내지 제 3 항 중 어느 하나에 있어서,상기 소자는 멤스(MEMS; Micro Electro Mechanical Systems) 기반의 디바이스 패턴, CMOS 이미지 센서(CIS; CMOS image sensor)를 포함하는 쓰루 비아를 갖는 능동 디바이스 웨이퍼, 트랜지스터, 캐패시터, 메모리 소자, 디지털 신호 프로세서, 아날로그 프로세서, 마이크로프로세서, RISC(reduced instruction set computer) 프로세서 및 ARM 프로세서 중 적어도 어느 하나를 포함하는 3 차원 적층 소자 제조 방법
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