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3차원 적층 반도체 소자 및 그 제조 방법

  • 기술번호 : KST2022007356
  • 담당센터 : 경기기술혁신센터
  • 전화번호 : 031-8006-1570
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 3차원 적층 반도체 소자의 제조 방법이 제공된다. 상기 3차원 적층 반도체 소자의 제조 방법은, 배선을 갖는 상부 기판 구조체를 준비하는 단계, 소자, 상기 소자를 덮는 하부 층간 절연막, 및 상기 소자와 연결되고 상기 하부 층간 절연막을 관통하여 위로(upwardly) 연장하는 하부 컨택 플러그를 포함하되, 상기 하부 컨택 플러그 및 상기 하부 층간 절연막 사이에 빈 공간이 제공된, 하부 기판 구조체를 준비하는 단계, 및 상기 배선이 상기 하부 컨택 플러그와 전기적으로 연결되도록, 상기 상부 기판 구조체를 상기 하부 기판 구조체에 접합시켜, 적층 구조체를 제조하는 단계를 포함할 수 있다.
Int. CL H01L 23/528 (2006.01.01) H01L 23/48 (2006.01.01) H01L 23/525 (2006.01.01)
CPC H01L 23/528(2013.01) H01L 23/481(2013.01) H01L 23/525(2013.01) H01L 27/088(2013.01) H01L 27/105(2013.01)
출원번호/일자 1020200158856 (2020.11.24)
출원인 한양대학교 산학협력단, 성균관대학교산학협력단
등록번호/일자
공개번호/일자 10-2022-0071569 (2022.05.31) 문서열기
공고번호/일자
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 공개
심사진행상태 수리
심판사항
구분 국내출원/신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2020.11.24)
심사청구항수 14

출원인

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번호 이름 국적 주소
1 한양대학교 산학협력단 대한민국 서울특별시 성동구
2 성균관대학교산학협력단 대한민국 경기도 수원시 장안구

발명자

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번호 이름 국적 주소
1 이조원 서울특별시 중구
2 박인성 서울특별시 강남구
3 안진호 서울특별시 강남구
4 신상휴 서울특별시 성동구
5 김선용 서울특별시 송파구
6 염근영 서울특별시 송파구
7 오지수 경기도 수원시 장안구
8 김희주 경기도 수원시 권선구
9 김교운 경기도 용인시 수지구
10 홍종우 경기도 고양시 덕양구
11 장원준 서울특별시 마포구

대리인

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번호 이름 국적 주소
1 박상열 대한민국 서울 금천구 가산디지털*로 *** **층 ****호(나눔국제특허법률사무소)

최종권리자

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번호 이름 국적 주소
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번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [출원서 등 보정]보정서
[Amendment to Patent Application, etc.] Amendment		 2020.11.24 수리 (Accepted) 1-1-2020-1266064-89
2 [특허출원]특허출원서
[Patent Application] Patent Application		 2020.11.24 수리 (Accepted) 1-1-2020-1263851-80
3 보정요구서
Request for Amendment		 2020.12.03 발송처리완료 (Completion of Transmission) 1-5-2020-0182528-84
4 [출원서 등 보정]보정서
[Amendment to Patent Application, etc.] Amendment		 2020.12.08 수리 (Accepted) 1-1-2020-1326212-36
5 선행기술조사의뢰서
Request for Prior Art Search		 2021.11.15 수리 (Accepted) 9-1-9999-9999999-89
6 의견제출통지서
Notification of reason for refusal		 2022.01.12 발송처리완료 (Completion of Transmission) 9-5-2022-0035474-25
7 선행기술조사보고서
Report of Prior Art Search		 2022.01.12 발송처리완료 (Completion of Transmission) 9-6-2022-0008258-15
8 [거절이유 등 통지에 따른 의견]의견서·답변서·소명서
 2022.03.14 수리 (Accepted) 1-1-2022-0269858-84
9 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2022.03.14 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2022-0269859-29
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
소자, 상기 소자를 덮는 하부 층간 절연막, 및 상기 소자와 연결되고 상기 하부 층간 절연막을 관통하여 위로(upwardly) 연장하는 하부 컨택 플러그를 포함하되, 상기 하부 컨택 플러그 및 상기 하부 층간 절연막 사이에 빈 공간이 제공된, 하부 기판 구조체를 준비하는 단계; 배선을 갖는 상부 기판 구조체를 준비하는 단계; 및상기 배선이 상기 하부 컨택 플러그와 전기적으로 연결되도록, 상기 상부 기판 구조체를 상기 하부 기판 구조체에 접합시켜, 적층 구조체를 제조하는 단계를 포함하는, 3차원 적층 반도체 소자의 제조 방법
2 2
제1 항에 있어서, 상기 적층 구조체를 제조하는 단계에서, 상기 적층 구조체 내의 상기 하부 컨택 플러그는, 상기 하부 층간 절연막의 상기 빈 공간에 의한 갭으로 둘러싸이는 것을 포함하는, 3차원 적층 반도체 소자
3 3
제1 항에 있어서, 상기 적층 구조체를 제조하는 단계에서, 상기 상부 기판 구조체와 상기 하부 기판 구조체가 접합되는 공정은 가스 분위기에서 수행되되, 상기 상부 기판 구조체와 상기 하부 기판 구조체가 접합되는 공정의 가스 분위기는, 상기 하부 층간 절연막의 상기 빈 공간의 가스 분위기와 같은 것을 포함하는 3차원 적층 반도체 소자의 제조 방법
4 4
제1 항에 있어서, 상기 상부 기판 구조체는, 상기 배선과 연결되는 상부 컨택 플러그를 포함하되, 상기 적층 구조체를 제조하는 단계에서, 상기 상부 컨택 플러그와 상기 하부 컨택 플러그가 연결되도록, 상기 상부 기판 구조체 및 상기 하부 기판 구조체가 접합되는 것을 포함하는, 3차원 적층 반도체 소자의 제조 방법
5 5
제1 항에 있어서, 상기 적층 구조체를 제조하는 단계에서, 상기 상부 기판 구조체 및 상기 하부 기판 구조체는, 접착제 없이 온도와 압력에 의해 접합되는 것을 포함하는 3차원 적층 반도체 소자의 제조 방법
6 6
제1 항에 있어서, 상기 하부 기판 구조체를 준비하는 단계는, 서로 이격되어 형성된 소스 전극 및 드레인 전극, 상기 소스 전극 및 드레인 전극 사이에 형성된 채널을 포함하는 하부 영역, 상기 소스 전극의 일 영역 및 상기 드레인 전극의 일 영역과 접촉되도록 상기 채널 상에 형성된 게이트 절연막, 상기 게이트 절연막 상에 형성된 게이트 전극을 포함하는 상부 영역을 포함하되, 상기 하부 영역이 하부 기판으로 둘러싸이고 상기 상부 영역이 제1 하부 층간 절연막으로 둘러싸인 상기 소자를 준비하는 단계; 상기 소스 전극 및 상기 드레인 전극이 외부에 노출되도록 상기 제1 하부 층간 절연막을 식각하여, 상기 제1 하부 층간 절연막을 관통하는 컨택홀을 형성하는 단계; 상기 소스 전극의 상부면에서 수직 방향으로 연장되는 제1 하부 컨택 플러그, 상기 드레인 전극의 상부면에서 수직 방향으로 연장되는 제2 하부 컨택 플러그, 및 상기 게이트 전극의 상부면에서 수직 방향으로 연장되는 제3 하부 컨택 플러그를 형성하는 단계; 및상기 제1 하부 층간 절연막 상에, 상기 제1 내지 제3 하부 컨택 플러그를 둘러싸는 제2 하부 층간 절연막을 형성한 후, 상기 제2 하부 층간 절연막과 상기 제1 내지 제3 컨택 플러그 사이에 상기 빈 공간을 형성하는 단계를 포함하는 3차원 적층 반도체 소자의 제조 방법
7 7
제6 항에 있어서,상기 제1 내지 제3 하부 컨택 플러그를 형성하는 단계는, 상기 컨택홀 내부를 채우는 금속 패턴을 형성하는 단계; 상기 게이트 전극 상에, 상기 게이트 전극의 일 영역이 노출되도록 서로 이격되어 배치되는 제1 및 제2 마스크 패턴을 형성하는 단계; 상기 제1 및 제2 마스크 패턴, 상기 제1 하부 층간 절연막, 및 상기 금속 패턴을 콘포말하게(conformally) 덮도록, 상기 제1 하부 층간 절연막 상에 금속막을 증착하는 단계; 및상기 제1 하부 층간 절연막 상에 증착된 상기 금속막과 상기 제1 및 제2 마스크 패턴의 상부면에 증착된 상기 금속막은 제거되고, 상기 제1 및 제2 마스크 패턴의 측면에 증착된 상기 금속막은 잔존되도록 상기 금속막을 식각하는 단계를 포함하는 3차원 적층 반도체 소자의 제조 방법
8 8
제7 항에 있어서,상기 금속막을 식각하는 단계에서, 상기 소스 전극과 인접한 상기 컨택홀 내부에 채워진 상기 금속 패턴과 상기 제1 마스크 패턴의 측면에 잔존된 상기 금속막은 서로 연결되어 상기 제1 하부 컨택 플러그를 이루고, 상기 드레인 전극과 인접한 상기 컨택홀 내부에 채워진 상기 금속 패턴과 상기 제2 마스크 패턴의 측면에 잔존된 상기 금속막은 서로 연결되어 상기 제2 하부 컨택 플러그를 이루고, 상기 제1 마스크 패턴 및 상기 제2 마스크 패턴 사이에 잔존된 상기 금속막은 상기 제3 하부 컨택 플러그를 이루는 3차원 적층 반도체 소자의 제조 방법
9 9
제6 항에 있어서,상기 제2 하부 층간 절연막과 상기 제1 내지 제3 하부 컨택 플러그 사이에 상기 빈 공간을 형성하는 단계는, 상기 제1 하부 층간 절연막 상에 상기 제1 내지 제3 하부 컨택 플러그를 덮는 제3 마스크 패턴을 형성하는 단계; 상기 제1 하부 층간 절연막, 및 상기 제3 마스크 패턴 상에 상기 제2 하부 층간 절연막을 형성하는 단계; 상기 제2 하부 층간 절연막, 상기 제1 내지 제3 하부 컨택 플러그, 및 상기 제3 마스크 패턴 각각의 상부면의 레벨이 같아지도록, 평탄화하는 단계; 및 상기 제3 마스크 패턴을 제거하여, 상기 제2 하부 층간 절연막과 상기 제1 내지 제3 하부 컨택 플러그 사이에 상기 빈 공간을 형성하는 단계를 포함하는 3차원 적층 반도체 소자의 제조 방법
10 10
제1 항에 있어서, 상기 상부 기판 구조체를 준비하는 단계는,상부 기판을 준비하는 단계; 상기 상부 기판 상에 제1 배선을 형성하는 단계; 상기 제1 배선 상에 저항층을 형성하는 단계; 상기 저항층 상에 제2 배선 및, 상기 제2 배선을 둘러싸는 제1 상부 층간 절연막을 형성하는 단계; 상기 제1 상부 층간 절연막, 및 상기 제2 배선 상에 제2 상부 층간 절연막을 형성하는 단계; 상기 제2 상부 층간 절연막을 관통하여 상기 제2 배선을 외부에 노출시키는 제1 컨택홀, 상기 제1 및 제2 상부 층간 절연막과 상기 저항층을 관통하여 상기 제1 배선을 외부에 노출시키는 제2 및 제3 컨택홀을 형성하는 단계; 및상기 제1 내지 제3 컨택홀 내부를 금속으로 채워, 제1 내지 제3 상부 컨택 플러그를 형성하는 단계를 포함하는 3차원 적층 반도체 소자의 제조 방법
11 11
소자, 상기 소자를 덮는 하부 층간 절연막, 및 상기 소자와 연결되고 상기 하부 층간 절연막을 관통하여 위로(upwardly) 연장하는 하부 컨택 플러그를 포함하되, 상기 하부 컨택 플러그 및 상기 하부 층간 절연막 사이에 빈 공간이 제공된, 하부 기판 구조체; 및상기 하부 컨택 플러그와 전기적으로 연결된 배선을 갖고, 상기 하부 기판 구조체 상에 배치된 상부 기판 구조체를 포함하되, 상기 하부 기판 구조체 및 상기 상부 기판 구조체는 서로 접합되어 적층 구조체를 이루고, 상기 적층 구조체 내의 상기 하부 컨택 플러그는 상기 하부 층간 절연막의 상기 빈 공간에 의한 갭으로 둘러싸이는 것을 포함하는, 3차원 적층 반도체 소자
12 12
제11 항에 있어서, 상기 하부 컨택 플러그는 복수로 제공되고, 복수의 상기 하부 컨택 플러그 중에서 적어도 하나의 상기 하부 컨택 플러그의 측면 전체는 상기 갭에 노출되는 것을 포함하는, 3차원 적층 반도체 소자
13 13
제11 항에 있어서, 상기 하부 컨택 플러그는 복수로 제공되고, 복수의 상기 하부 컨택 플러그 중에서 적어도 하나의 상기 하부 컨택 플러그는, 상기 하부 층간 절연막과 접촉되는 하부 측면; 및상기 갭에 노출된 상부 측면을 포함하는, 3차원 적층 반도체 소자
14 14
제11 항에 있어서, 상기 소자는, 플래너(planner) 트랜지스터, 핀 타입(Fin-type) 트랜지스터, 게이트 올 어라운드 필드 이펙트 트랜지스터(GAA FET), 서라운딩 게이트 트랜지스터(SGT), 컴플리멘터리 필드 이펙트 트랜지스터(CFET), 또는 메모리 중 어느 하나를 포함하는, 3차원 적층 반도체 소자
지정국 정보가 없습니다
패밀리정보가 없습니다
순번, 연구부처, 주관기관, 연구사업, 연구과제의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 국가R&D 연구정보 정보 표입니다.
순번 연구부처 주관기관 연구사업 연구과제
1 과학기술정보통신부 성균관대학교 산학협력단 원천기술개발사업/나노소재기술개발사업/나노소재원천기술개발사업 고집적 신경세포 모방 소자 인터커넥션을 위한 초정밀 나노 공정기술 개발