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3차원 반도체 소자 및 그 제조방법

  • 기술번호 : KST2019019727
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명의 3차원 반도체 소자의 제조방법은 CMOS 소자를 제공하는 단계; 및 상기 CMOS 소자 상에, 실리콘 기판에 서로 이격되어 배치된 한 쌍의 금속-실리콘 접합 영역, 상기 실리콘 기판 상에 상기 금속-실리콘 접합 영역의 적어도 일부를 덮고 상기 한 쌍의 금속-실리콘 접합 영역 사이를 노출시킬 트렌치 패턴, 상기 트렌치 패턴의 트렌치 공간으로 진공 절연되도록 상기 트렌치 패턴 상에 상기 트렌치 공간을 덮도록 배치된 멤브레인 게이트를 포함하는, 멤브레인 게이트 FET 소자를 형성하는 단계;를 포함한다.
Int. CL H01L 21/8228 (2006.01.01) H01L 21/8234 (2006.01.01) H01L 21/8238 (2006.01.01) H01L 29/423 (2006.01.01)
CPC H01L 21/82285(2013.01) H01L 21/82285(2013.01) H01L 21/82285(2013.01) H01L 21/82285(2013.01) H01L 21/82285(2013.01) H01L 21/82285(2013.01)
출원번호/일자 1020180040247 (2018.04.06)
출원인 한국과학기술원
등록번호/일자
공개번호/일자 10-2019-0117123 (2019.10.16) 문서열기
공고번호/일자 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2018.04.06)
심사청구항수 6

출원인

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번호 이름 국적 주소
1 한국과학기술원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 배희경 대전광역시 유성구
2 이병주 대전광역시 서구
3 설우석 대전광역시 서구

대리인

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번호 이름 국적 주소
1 김남식 대한민국 서울특별시 서초구 남부순환로***길 *-*, *층 (양재동, 가람빌딩)(율민국제특허법률사무소)
2 이인행 대한민국 서울특별시 서초구 남부순환로***길 *-*, *층 (양재동, 가람빌딩)(율민국제특허법률사무소)
3 김한 대한민국 서울특별시 서초구 남부순환로***길 *-*, *층 (양재동, 가람빌딩)(율민국제특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 한국과학기술원 대전광역시 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2018.04.06 수리 (Accepted) 1-1-2018-0343942-19
2 직권정정안내서
Notification of Ex officio Correction		 2018.04.17 발송처리완료 (Completion of Transmission) 1-5-2018-0059293-38
3 선행기술조사의뢰서
Request for Prior Art Search		 2019.01.21 수리 (Accepted) 9-1-9999-9999999-89
4 선행기술조사보고서
Report of Prior Art Search		 2019.03.15 발송처리완료 (Completion of Transmission) 9-6-2019-0067954-19
5 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.04.24 수리 (Accepted) 4-1-2019-5081392-49
6 의견제출통지서
Notification of reason for refusal		 2019.06.25 발송처리완료 (Completion of Transmission) 9-5-2019-0453907-04
7 [지정기간연장]기간연장(단축, 경과구제)신청서
[Designated Period Extension] Application of Period Extension(Reduction, Progress relief)		 2019.08.26 불수리 (Non-acceptance) 1-1-2019-0871625-70
8 [지정기간연장]기간연장(단축, 경과구제)신청서
[Designated Period Extension] Application of Period Extension(Reduction, Progress relief)		 2019.08.26 수리 (Accepted) 1-1-2019-0871697-46
9 서류반려이유통지서
Notice of Reason for Return of Document		 2019.09.04 발송처리완료 (Completion of Transmission) 1-5-2019-0144621-28
10 [반려요청]서류반려요청(반환신청)서
[Request for Return] Request for Return of Document		 2019.09.05 수리 (Accepted) 1-1-2019-0915211-03
11 서류반려통지서
Notice for Return of Document		 2019.09.09 발송처리완료 (Completion of Transmission) 1-5-2019-0146344-22
12 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)		 2019.09.25 수리 (Accepted) 1-1-2019-0978262-20
13 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment		 2019.09.25 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2019-0978263-76
14 등록결정서
Decision to grant		 2019.10.08 발송처리완료 (Completion of Transmission) 9-5-2019-0727949-15
15 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.05.15 수리 (Accepted) 4-1-2020-5108396-12
16 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.06.12 수리 (Accepted) 4-1-2020-5131486-63
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
CMOS 소자를 제공하는 단계; 및상기 CMOS 소자 상에, 실리콘 기판에 서로 이격되어 배치된 한 쌍의 금속-실리콘 접합 영역, 상기 실리콘 기판 상에 상기 금속-실리콘 접합 영역의 적어도 일부를 덮고 상기 한 쌍의 금속-실리콘 접합 영역 사이를 노출시킬 트렌치 패턴, 상기 트렌치 패턴의 트렌치 공간으로 진공 절연되도록 상기 트렌치 패턴 상에 상기 트렌치 공간을 덮도록 배치된 멤브레인 게이트를 포함하는, 멤브레인 게이트 FET 소자를 형성하는 단계;를 포함하고, 상기 멤브레인 게이트 FET 소자를 형성하는 단계는,상기 실리콘 기판에 서로 이격되어 배치된 상기 한 쌍의 금속-실리콘 접합 영역을 형성하는 단계;상기 실리콘 기판 상에 상기 금속-실리콘 접합 영역의 적어도 일부를 덮고 상기 한 쌍의 금속-실리콘 접합 영역 사이를 노출시킬 상기 트렌치 패턴을 형성하는 단계;핸들층(handle layer), 매립 산화층(Buried Oxide layer) 및 소자층(device layer)이 순차적으로 배치된 SOI(Silicon On Insulator) 웨이퍼에서 상기 소자층에 불순물을 도핑하고 열처리를 하는 단계;상기 한 쌍의 금속-실리콘 접합 영역 사이의 상부 공간으로 진공 절연되도록 상기 트렌치 패턴과 상기 소자층을 서로 맞닿도록 배치한 후 본딩(bonding)하는 단계;상기 본딩 후에 상기 SOI 웨이퍼에서 상기 핸들층과 상기 매립 산화층을 순차적으로 제거하는 단계;상기 소자층을 패터닝하여 상기 멤브레인 게이트를 형성하는 단계; 및상기 트렌치 패턴 또는 상기 멤브레인 게이트 상에 금속 배선을 형성하는 단계; 를 포함하는, 3차원 반도체 소자의 제조방법
2 2
제 1 항에 있어서,상기 CMOS 소자를 제공하는 단계는 최상부층에 산화막으로 이루어진 캐핑막을 구비하는 CMOS 소자를 제공하는 단계를 포함하고,상기 멤브레인 게이트 FET 소자를 형성하는 단계는, 도핑된 실리콘 웨이퍼에 클리비지(cleavage) 인터페이스를 형성하기 위하여 수소 이온을 주입하는 단계; 상기 실리콘 웨이퍼를 상기 캐핑막에 본딩하는 단계; 및 상기 클리비지 인터페이스를 경계로 하여 상기 실리콘 웨이퍼의 일부를 상기 캐핑막 상으로 전사함으로써 상기 실리콘 기판을 구현하는 단계;를 포함하는, 3차원 반도체 소자의 제조방법
3 3
삭제
4 4
제 1 항에 있어서,상기 실리콘 기판에 상기 한 쌍의 금속-실리콘 접합 영역을 형성하는 공정온도는 상기 소자층에 불순물을 도핑하고 열처리를 하는 공정온도 보다 더 낮은 것을 특징으로 하는, 3차원 반도체 소자의 제조방법
5 5
제 4 항에 있어서,상기 실리콘 기판에 상기 한 쌍의 금속-실리콘 접합 영역을 형성하는 공정온도는 400℃ 이하인 것을 특징으로 하는, 3차원 반도체 소자의 제조방법
6 6
제 1 항에 있어서,상기 소자층에 불순물을 도핑하고 열처리를 하는 단계는 상기 상기 트렌치 패턴과 상기 소자층을 서로 맞닿도록 배치한 후 본딩하는 단계 이전에 수행하는 것을 특징으로 하는,3차원 반도체 소자의 제조방법
7 7
제 1 항에 있어서,상기 트렌치 패턴과 상기 소자층을 서로 맞닿도록 배치한 후 본딩하는 단계는 서로 맞닿는 접촉면을 모두 플라즈마 처리를 수행한 후 진공 퍼지를 수행하고 압력을 인가하면서 어닐링하는 단계를 포함하는, 3차원 반도체 소자의 제조방법
8 8
삭제
9 9
삭제
10 10
삭제
11 11
삭제
지정국 정보가 없습니다
패밀리정보가 없습니다
순번, 연구부처, 주관기관, 연구사업, 연구과제의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 국가R&D 연구정보 정보 표입니다.
순번 연구부처 주관기관 연구사업 연구과제
1 과학기술정보통신부 나노종합기술원 나노·소재기술개발 나노실리콘 기반 monolithic 3차원 집적공정 플랫폼 기술 개발