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다중 비트 커패시터리스 디램 및 그 제조 방법(MULTI BIT CAPACITORLESS DRAM AND MANUFACTURING METHOD THEREOF)

  • 기술번호 : KST2017009906
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 발명에 따른 다중 비트 커패시터리스 디램은 기판, 상기 기판상에 형성된 소스 및 드레인, 상기 기판상에 형성된 복수의 나노와이어 채널, 상기 복수의 나노와이어 채널에 형성된 게이트 절연막 및 상기 게이트 절연막상에 형성된 게이트를 포함하고, 상기 복수의 나노와이어 채널 중 2개 이상의 나노와이어 채널은 서로 다른 문턱 전압을 가진다. 이에 의하여, 상기 구성을 가진 본 발명에 따른 커패시터리스 디램 및 그 제조 방법에 의하면, 다중 비트로 동작할 수 있는 고집적도의 다중 비트 커패시터리스 디램을 구현할 수 있다.
Int. CL H01L 27/108 (2016.01.17) H01L 29/06 (2016.01.17) H01L 29/41 (2016.01.17) H01L 21/02 (2016.01.17)
CPC H01L 27/10802(2013.01) H01L 27/10802(2013.01) H01L 27/10802(2013.01) H01L 27/10802(2013.01) H01L 27/10802(2013.01) H01L 27/10802(2013.01) H01L 27/10802(2013.01)
출원번호/일자 1020150174252 (2015.12.08)
출원인 한국과학기술원
등록번호/일자
공개번호/일자 10-2017-0067509 (2017.06.16) 문서열기
공고번호/일자 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 등록
심사진행상태 수리
심판사항
구분 신규
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2015.12.08)
심사청구항수 4

출원인

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번호 이름 국적 주소
1 한국과학기술원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 최양규 대한민국 대전광역시 유성구
2 박준영 대한민국 대전광역시 유성구
3 이병현 대한민국 대전광역시 유성구
4 안대철 대한민국 대전광역시 유성구

대리인

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번호 이름 국적 주소
1 김성호 대한민국 서울특별시 강남구 도곡로 *** (역삼동,미진빌딩 *층)(KNP 특허법률사무소)

최종권리자

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번호 이름 국적 주소
1 한국과학기술원 대전광역시 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application
2015.12.08 수리 (Accepted) 1-1-2015-1201779-96
2 의견제출통지서
Notification of reason for refusal
2017.05.01 발송처리완료 (Completion of Transmission) 9-5-2017-0316447-09
3 [명세서등 보정]보정서
[Amendment to Description, etc.] Amendment
2017.06.30 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2017-0631034-65
4 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)
2017.06.30 수리 (Accepted) 1-1-2017-0631035-11
5 거절결정서
Decision to Refuse a Patent
2017.11.16 발송처리완료 (Completion of Transmission) 9-5-2017-0798499-33
6 [명세서등 보정]보정서(재심사)
Amendment to Description, etc(Reexamination)
2017.12.13 보정승인 (Acceptance of amendment) 1-1-2017-1243668-79
7 [거절이유 등 통지에 따른 의견]의견(답변, 소명)서
[Opinion according to the Notification of Reasons for Refusal] Written Opinion(Written Reply, Written Substantiation)
2017.12.13 수리 (Accepted) 1-1-2017-1243669-14
8 등록결정서
Decision to Grant Registration
2017.12.27 발송처리완료 (Completion of Transmission) 9-5-2017-0905083-32
9 출원인정보변경(경정)신고서
Notification of change of applicant's information
2019.04.24 수리 (Accepted) 4-1-2019-5081392-49
10 출원인정보변경(경정)신고서
Notification of change of applicant's information
2020.05.15 수리 (Accepted) 4-1-2020-5108396-12
11 출원인정보변경(경정)신고서
Notification of change of applicant's information
2020.06.12 수리 (Accepted) 4-1-2020-5131486-63
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
기판;상기 기판상에 형성된 소스 및 드레인;상기 기판상에 형성된 복수의 나노와이어 채널;상기 복수의 나노와이어 채널에 형성된 게이트 절연막; 및상기 게이트 절연막상에 형성된 게이트;를 포함하고,상기 복수의 나노와이어 채널 중 2개 이상의 나노와이어 채널은 서로 다른 문턱 전압을 가지며,상기 복수의 나노와이어 채널은 식각 시간, 진공도 및 식각 온도 중 적어도 하나를 달리하여 식각됨으로써, 서로 상이한 단면 형상 또는 면적을 갖고,상기 복수의 나노와이어 채널 중 하부에 배치된 나노와이어 채널일수록 문턱 전압이 증가하도록 불순물이 처리되며,상기 복수의 나노와이어 채널은 수직 방향으로 적층된 형태로서 각각의 수직 단면은 마름모(rhombus) 형상을 갖는 다중 비트 커패시터리스 디램
2 2
삭제
3 3
삭제
4 4
삭제
5 5
제1항에 있어서,상기 다중 비트 커패시터리스 디램의 동작을 제어하는 컨트롤러; 및상기 복수의 나노와이어 채널의 문턱 전압에 기초한, 상기 복수의 나노와이어 채널 각각에 대한 구동 전압을 저장하는 저장부;를 더 포함하고,상기 컨트롤러는, 상기 게이트 및 상기 드레인 중 적어도 하나에 인가되는 구동 전압을 컨트롤함으로써, 2비트 이상의 데이터를 프로그램(program)시키거나 이레이즈(erase)시키는 다중 비트 커패시터리스 디램
6 6
(a) 기판에 하드마스크를 증착하는 단계;(b) 상기 하드마스크의 적어도 일부를 식각하는 단계;(c) 이방성 식각을 통하여 상기 기판에 나노와이어를 패터닝하는 단계;(d) 상기 기판에 보호막을 형성하는 단계;(e) 등방성 식각을 통하여 상기 기판에 나노와이어 채널을 형성하는 단계;(f) 상기 (c)단계 내지 (e)단계를 반복하여, 복수의 나노와이어 채널을 형성하는 단계;(g) 소스, 드레인 및 게이트를 형성하는 단계;를 포함하고,상기 (f)단계는, 각각의 나노와이어 채널을 형성시킬 때마다, 식각 시간, 진공도 및 식각 온도 중 적어도 하나를 달리함으로써, 상기 복수의 나노와이어 채널 각각이 상이한 문턱 전압을 갖도록 처리하고,상기 (f)단계는, 상기 복수의 나노와이어 채널 중 하부에 배치된 나노와이어 채널일수록 문턱 전압이 증가하도록 불순물을 처리하는 다중 비트 커패시터리스 디램의 제조 방법
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삭제
8 8
삭제
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제6항에 있어서,상기 (g)단계 이전에, 상기 기판에 게이트 절연막을 형성하는 단계;를 더 포함하는 다중 비트 커패시터리스 디램의 제조 방법
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