| 1 |
1
수직 적층형 나노와이어 형성 방법으로서,(a) 기판에 하드마스크를 증착하는 단계;(b) 상기 하드마스크의 적어도 일부를 식각하는 단계;(c) 이방성 식각을 통하여 상기 기판에 나노와이어를 패터닝하는 단계;(d) 상기 기판에 보호막을 형성하는 단계; 및(e) 등방성 식각을 통하여 상기 기판에 나노와이어를 형성하는 단계;상기 (c)단계 내지 (e)단계를 반복하여, 복수의 나노와이어를 형성하는 단계;를 포함하는, 수직 적층형 나노와이어 형성 방법
|
| 2 |
2
삭제
|
| 3 |
3
제1항에 있어서,상기 (b)단계는, 상기 기판에 감광막을 형성하고, 상기 감광막의 적어도 일부를 패터닝하여 상기 하드마스크를 노출시킨 뒤 상기 노출된 하드마스크를 식각하고 상기 감광막을 제거하는, 수직 적층형 나노와이어 형성 방법
|
| 4 |
4
제1항에 있어서,상기 (c)단계는, 염소(Cl2) 기체를 이용하여 상기 이방성 식각을 수행하는, 수직 적층형 나노와이어 형성 방법
|
| 5 |
5
제1항에 있어서,상기 (d)단계의 상기 보호막은 옥타플루오로시클로부탄(C4F8)인, 수직 적층형 나노와이어 형성 방법
|
| 6 |
6
제1항에 있어서,상기 (e)단계는, 육불화황(SF6)을 이용하여 상기 등방성 식각을 수행하는, 수직 적층형 나노와이어 형성 방법
|
| 7 |
7
(a) 기판에 하드마스크를 증착하는 단계;(b) 상기 기판에 감광막을 형성하고, 상기 감광막의 적어도 일부를 패터닝하여, 상기 하드마스크를 노출시키는 단계;(c) 상기 노출된 하드마스크를 식각하고 상기 감광막을 제거하는 단계;(d) 이방성 식각을 이용하여, 상기 기판에 채널을 패터닝하는 단계;(e) 상기 기판에 보호막을 형성하는 단계;(f) 등방성 식각을 이용하여, 상기 기판에 나노와이어를 형성하는 단계;(g) 상기 (d)단계 내지 (f)단계를 반복하여, 복수의 나노와이어를 형성하는 단계; 및(h) 상기 복수의 나노와이어를 구비한 트랜지스터를 제조하는 단계;를 포함하는, 트랜지스터 제조 방법
|
| 8 |
8
제7항에 있어서,상기 (h)단계는, 상기 나노와이어에 산화 실리콘을 증착한 후 화학적-기계적 연마를 수행하는 단계;감광막을 형성하고, 상기 나노와이어가 존재하는 영역을 패터닝한 후 상기 산화 실리콘을 식각하여 트렌치(trench)를 형성하는 단계;상기 감광막을 제거하고, 희생 산화(sacrificial oxidation)를 통해 상기 나노와이어의 단면의 크기를 제어하고, 식각 과정에서 발생한 손상을 치료하는 단계;상기 기판에 게이트 절연막 및 게이트층을 적층하는 단계;상기 게이트 절연막 및 게이트층에 화학적-기계적 연마를 수행하는 단계; 및게이트 전극, 소스 전극 및 드레인 전극을 형성하는 단계;를 포함하는, 트랜지스터 제조 방법
|
| 9 |
9
제8항에 있어서,상기 게이트 전극, 소스 전극 및 드레인 전극을 형성하는 단계는,상기 게이트 절연막 및 게이트 층을 패터닝하여 상기 게이트 전극을 형성하고, 상기 기판 위에 n+형 또는 p+형 불순물 이온을 주입하여 상기 소스 전극 및 상기 드레인 전극을 형성하는, 트랜지스터 제조 방법
|
| 10 |
10
제7항에 있어서,상기 (h)단계는,열처리를 통해 n+형 또는 p+형 불순물 이온을 활성화시키는 단계; 및수소 어닐링을 통해 상기 나노와이어의 표면 거칠기를 완화하는 단계;를 더 포함하는, 트랜지스터 제조 방법
|
| 11 |
11
제7항에 있어서,상기 (d)단계는, Cl2기체를 이용하여 상기 이방성 식각을 수행하는, 트랜지스터 제조 방법
|
| 12 |
12
제7항에 있어서,상기 (e)단계의 상기 보호막은 옥타플루오로시클로부탄(C4F8)인, 트랜지스터 제조 방법
|
| 13 |
13
제7항에 있어서,상기 (f)단계는, 육불화황(SF6)을 이용하여 상기 등방성 식각을 수행하는, 트랜지스터 제조 방법
|
| 14 |
14
제7항에 있어서,상기 기판은 n+형 또는 p+형 불순물 이온이 도핑된, 트랜지스터 제조 방법
|
