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표준 셀과 파워 게이팅 셀을 이용한 파워 네트워크 및 이를가지는 반도체 장치

  • 기술번호 : KST2014065495
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 파워 게이팅을 이용한 저전력 반도체 장치는 가상 공급 전압과 제1 공급 전압을 공급받아 동작하는 표준 셀 및 제2 공급 전압으로부터 상기 가상 전압을 생성하여 제어 신호에 따라 상기 표준 셀에 공급하는 파워 게이팅 셀을 포함한다. 이때, 상기 가상 공급 전압은 제1 메탈 레이어를, 상기 제1 공급 전압은 제1 메탈 레이어를, 상기 제2 공급 전압은 제3 메탈 레이어를 이용하여 공급되며, 상기 제3 메탈 레이어는 상기 파워 게이팅 셀의 상부에 배치된다. 이때, 상기 파워 게이팅 셀은 전류 스위칭용 트랜지스터를 각각 포함하는 적어도 하나의 슬라이스 블록과, 상기 슬라이스 블록의 양측에 배치되어 상기 슬라이스 블록을 외부와 절연시키는 아이솔레이터 블록들을 포함할 수 있다.
Int. CL H01L 21/8228 (2006.01) H01L 27/092 (2006.01)
CPC
출원번호/일자 1020060042341 (2006.05.11)
출원인 한국과학기술원
등록번호/일자 10-0780750-0000 (2007.11.23)
공개번호/일자 10-2007-0109415 (2007.11.15) 문서열기
공고번호/일자 (20071130) 문서열기
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 소멸
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 Y (2006.05.11)
심사청구항수 18

출원인

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번호 이름 국적 주소
1 한국과학기술원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 신영수 대한민국 대전 유성구
2 김형옥 대한민국 서울 송파구

대리인

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번호 이름 국적 주소
1 박영우 대한민국 서울특별시 강남구 논현로 ***, *층 **세기특허법률사무소 (역삼동, 세일빌딩)

최종권리자

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번호 이름 국적 주소
1 한국과학기술원 대전광역시 유성구
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번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 특허출원서
Patent Application		 2006.05.11 수리 (Accepted) 1-1-2006-0329443-94
2 선행기술조사의뢰서
Request for Prior Art Search		 2007.03.12 수리 (Accepted) 9-1-9999-9999999-89
3 선행기술조사보고서
Report of Prior Art Search		 2007.04.11 수리 (Accepted) 9-1-2007-0019373-46
4 의견제출통지서
Notification of reason for refusal		 2007.05.23 발송처리완료 (Completion of Transmission) 9-5-2007-0278954-19
5 의견서
Written Opinion		 2007.06.18 수리 (Accepted) 1-1-2007-0439240-69
6 명세서등보정서
Amendment to Description, etc.		 2007.06.18 보정승인간주 (Regarded as an acceptance of amendment) 1-1-2007-0439185-45
7 등록결정서
Decision to grant		 2007.11.21 발송처리완료 (Completion of Transmission) 9-5-2007-0619466-94
8 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2013.02.01 수리 (Accepted) 4-1-2013-5019983-17
9 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5157968-69
10 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5157993-01
11 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2014.12.24 수리 (Accepted) 4-1-2014-5158129-58
12 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2019.04.24 수리 (Accepted) 4-1-2019-5081392-49
13 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.05.15 수리 (Accepted) 4-1-2020-5108396-12
14 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.06.12 수리 (Accepted) 4-1-2020-5131486-63
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
가상 전압 레일을 통해 가상 공급 전압을 공급받고 제1 전압 레일을 통해 제1 공급 전압을 공급받아 동작하는 동작 회로를 가지는 표준 셀; 및제2 공급 전압이 공급되는 제2 전압 레일과 상기 가상 전압 레일 사이를 제어 신호에 따라 전기적으로 연결하거나 차단하도록 구성된 파워 게이팅 셀을 포함하며,상기 가상 전압 레일은 제1 메탈 레이어를 이용하고, 상기 제1 전압 레일은 제1 메탈 레이어를 이용하며, 상기 제2 전압 레일은 제3 메탈 레이어를 이용하고, 상기 제2 전압 레일은 상기 파워 게이팅 셀의 상부에 배치되는 것을 특징으로 하는 반도체 장치
2 2
제1항에 있어서, 상기 동작 회로는 제1 문턱 전압을 가진 모스(MOS) 트랜지스터들을 포함하고, 상기 파워 게이팅 셀은 상기 제1 문턱 전압보다 높은 제2 문턱 전압을 가진 모스 트랜지스터들을 포함하는 것을 특징으로 하는 반도체 장치
3 3
제1항에 있어서, 상기 제1 전압 레일은 상기 제1 공급 전압을 공급하고, 상기 제2 전압 레일은 상기 제1 공급 전압보다 높은 상기 제2 공급 전압을 공급하며, 상기 파워 게이팅 셀은 헤더(header) 타입인 것을 특징으로 하는 반도체 장치
4 4
제1항에 있어서, 상기 제1 전압 레일은 상기 제1 공급 전압을 공급하고, 상기 제2 전압 레일은 상기 제1 공급 전압보다 낮은 상기 제2 공급 전압을 공급하며, 상기 파워 게이팅 셀은 푸터(footer) 타입인 것을 특징으로 하는 반도체 장치
5 5
제1항에 있어서, 상기 제1 공급 전압과 제2 공급 전압을 공급받아 동작하는 기능 셀을 더 포함하는 것을 특징으로 하는 반도체 장치
6 6
가상 고전압 레일을 통해 가상 고전압을 공급받고 가상 기저전압 레일을 통해 가상 기저전압을 공급받아 동작하는 동작 회로를 가지는 표준 셀;고전압이 공급되는 고전압 레일과 상기 가상 고전압 레일 사이를 제어 신호에 따라 전기적으로 연결하거나 차단하도록 구성된 제1 파워 게이팅 셀; 및기저전압이 공급되는 기저전압 레일과 상기 가상 기저전압 레일 사이를 상기 제어 신호의 반전된 신호에 따라 전기적으로 연결하거나 차단하도록 구성된 제2 파워 게이팅 셀을 포함하며,상기 가상 고전압 레일은 제1 메탈 레이어를 이용하고, 상기 가상 기저전압 레일은 제1 메탈 레이어를 이용하며, 상기 고전압 레일은 제3 메탈 레이어를 이용하고, 상기 기저전압 레일은 제4 메탈 레이어를 이용하며, 상기 고전압 레일은 제1 파워 게이팅 셀의 상부에 배치되고 및 상기 기저전압 레일은 상기 제2 파워 게이팅 셀의 상부에 배치되는 것을 특징으로 하는 반도체 장치
7 7
제6항에 있어서, 상기 동작 회로는 제1 문턱 전압을 가진 모스 트랜지스터들을 포함하고, 상기 제1 및 제2 파워 게이팅 셀은 상기 제1 문턱 전압보다 높은 제2 및 제3 문턱 전압을 가진 모스 트랜지스터들을 포함하는 것을 특징으로 하는 반도체 장치
8 8
제6항에 있어서, 상기 고전압 및 기저전압을 공급받아 동작하는 기능 셀을 더 포함하는 것을 특징으로 하는 반도체 장치
9 9
제1 전극에서 제1 공급 전압 레일과 컨택하며, 제2 전극에서 가상 공급 전압 레일과 컨택하며 제2 공급 전압 레일과는 컨택하지 않는 트랜지스터를 각각 포함하는 적어도 하나의 슬라이스 블록;상기 슬라이스 블록의 일측에 배치되어 상기 슬라이스 블록을 외부와 절연시키는 제1 아이솔레이터 블록; 및상기 슬라이스 블록의 다른 일측에 상기 슬라이스 블록을 외부와 절연시키는 제2 아이솔레이터 블록을 포함하는 파워 게이팅 셀
10 10
제9항에 있어서, 상기 제1 공급 전압 레일은 제1 공급 전압을 공급하고, 상기 제2 공급 전압 레일은 상기 제1 공급 전압보다 낮은 제2 공급 전압을 공급하며, 상기 슬라이스 블록은 피모스(PMOS) 트랜지스터를 포함하는 것을 특징으로 하는 파워 게이팅 셀
11 11
제9항에 있어서, 상기 제1 공급 전압 레일은 제1 공급 전압을 공급하고, 상기 제2 공급 전압 레일은 상기 제1 공급 전압보다 높은 제2 공급 전압을 공급하며, 상기 슬라이스 블록은 엔모스(NMOS) 트랜지스터를 포함하는 것을 특징으로 하는 파워 게이팅 셀
12 12
가상 전압 레일을 통해 가상 공급 전압을 공급받고 제1 전압 레일을 통해 제1 공급 전압을 공급받아 동작하는 동작 회로를 가지는 표준 셀; 및제1 전극에서 제2 전압 레일과 컨택하며 제2 전극에서 상기 가상 전압 레일과 컨택하고 제어 신호에 따라 상기 제2 전압 레일과 상기 가상 전압 레일을 전기적으로 연결하거나 차단하는 트랜지스터를 각각 포함하는 적어도 하나의 슬라이스 블록, 상기 슬라이스 블록의 일측에 배치되어 상기 슬라이스 블록을 외부와 절연시키는 제1 아이솔레이터 블록 및 상기 슬라이스 블록의 다른 일측에 상기 슬라이스 블록을 외부와 절연시키는 제2 아이솔레이터 블록을 가지는 파워 게이팅 셀을 포함하며, 상기 가상 전압 레일은 제1 메탈 레이어를 이용하고, 상기 제1 전압 레일은 제1 메탈 레이어를 이용하며, 상기 제2 전압 레일은 제3 메탈 레이어를 이용하고, 상기 제2 전압 레일은 상기 파워 게이팅 셀의 상부에 배치되는 것을 특징으로 하는 반도체 장치
13 13
제12항에 있어서, 상기 동작 회로는 제1 문턱 전압을 가진 모스 트랜지스터들을 포함하고, 상기 파워 게이팅 셀은 상기 제1 문턱 전압보다 높은 제2 문턱 전압을 가진 모스 트랜지스터들을 포함하는 것을 특징으로 하는 반도체 장치
14 14
제12항에 있어서, 상기 제1 전압 레일은 상기 제1 공급 전압을 공급하고, 상기 제2 전압 레일은 상기 제1 공급 전압보다 높은 제2 공급 전압을 공급하며, 상기 파워 게이팅 셀은 헤더 타입인 것을 특징으로 하는 반도체 장치
15 15
제12항에 있어서, 상기 제1 전압 레일은 상기 제1 공급 전압을 공급하고, 상기 제2 전압 레일은 상기 제1 공급 전압보다 낮은 제2 공급 전압을 공급하며, 상기 파워 게이팅 셀은 푸터 타입인 것을 특징으로 하는 반도체 장치
16 16
가상 고전압 레일을 통해 가상 고전압을 공급받고 가상 기저전압 레일을 통해 가상 기저전압을 공급받아 동작하는 동작 회로를 가지는 표준 셀;제1 전극에서 고전압 레일과 컨택하며 제2 전극에서 상기 가상 고전압 레일과 컨택하고 제어 신호에 따라 상기 고전압 레일과 상기 가상 고전압 레일을 전기적으로 연결하거나 차단하는 피모스 트랜지스터를 각각 포함하는 적어도 하나의 제1 슬라이스 블록, 상기 제1 슬라이스 블록의 일측에 배치되어 상기 제1 슬라이스 블록을 외부와 절연시키는 제1 아이솔레이터 블록 및 상기 제1 슬라이스 블록의 다른 일측에 상기 제1 슬라이스 블록을 외부와 절연시키는 제2 아이솔레이터 블록을 가지는 제1 파워 게이팅 셀; 및제1 전극에서 기저전압 레일과 컨택하며 제2 전극에서 상기 가상 기저전압 레일과 컨택하고 상기 제어 신호의 반전 신호에 따라 상기 기저전압 레일과 상기 가상 기저전압 레일을 전기적으로 연결하거나 차단하는 엔모스 트랜지스터를 각각 포함하는 적어도 하나의 제2 슬라이스 블록, 상기 제2 슬라이스 블록의 일측에 배치되어 상기 제2 슬라이스 블록을 외부와 절연시키는 제3 아이솔레이터 블록 및 상기 제2 슬라이스 블록의 다른 일측에 상기 제2 슬라이스 블록을 외부와 절연시키는 제4 아이솔레이터 블록을 가지는 제2 파워 게이팅 셀을 포함하며,상기 가상 고전압 레일은 제1 메탈 레이어를 이용하고, 상기 가상 기저전압 레일은 제1 메탈 레이어를 이용하며, 상기 고전압 레일은 제3 메탈 레이어를 이용하고, 상기 기저전압 레일은 제4 메탈 레이어를 이용하며, 상기 고전압 레일은 제1 파워 게이팅 셀의 상부에 배치되고 및 상기 기저전압 레일은 상기 제2 파워 게이팅 셀의 상부에 배치되는 것을 특징으로 하는 반도체 장치
17 17
제16항에 있어서, 상기 동작 회로는 제1 문턱 전압을 가진 모스 트랜지스터들을 포함하고, 상기 제1 및 제2 파워 게이팅 셀은 상기 제1 문턱 전압보다 높은 제2 및 제3 문턱 전압을 가진 모스 트랜지스터들을 포함하는 것을 특징으로 하는 반도체 장치
18 18
표준 셀 및 파워 게이팅 셀을 가지는 반도체 장치에 적합한 파워 네트워크에 있어서, 제1 메탈 레이어를 이용하며 표준 셀에 가상 공급 전압을 공급하고, 상기 표준 셀 및 파워 게이팅 셀의 상부에 배치되는 가상 전압 레일;제1 메탈 레이어를 이용하여 상기 표준 셀에 제1 공급 전압을 공급하고, 상기 표준 셀의 상부에 배치되는 제1 전압 레일; 및제3 메탈 레이어를 이용하여 상기 파워 게이팅 셀에 제2 공급 전압을 공급하고, 상기 파워 게이팅 셀의 상부에 배치되는 제2 전압 레일을 포함하며,상기 표준 셀은 제1 문턱 전압을 가진 모스 트랜지스터들로 구현되고, 상기 파워 게이팅 셀은 상기 제1 문턱 전압보다 높은 제2 문턱 전압을 가진 모스 트랜지스터들을 이용하여 제어 신호에 따라 상기 가상 전압 레일과 상기 제2 전압 레일을 전기적으로 연결하거나 차단하도록 구성된 것을 특징으로 하는 파워 네트워크
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1 US07755396 US 미국 FAMILY
2 US20080012424 US 미국 FAMILY

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1 US2008012424 US 미국 DOCDBFAMILY
2 US7755396 US 미국 DOCDBFAMILY
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