| 1 |
1
시냅스(Synapse) 소자에 있어서,게이트 단자;상기 게이트 단자의 양쪽으로 구비되는 소스 단자 및 드레인 단자;상기 소스 단자와 상기 드레인 단자 간의 전류 흐름을 위한 채널이 형성되는 반도체층;상기 게이트 단자 아래에서 상기 반도체층과 접촉하도록 구비되면서, 전하를 포획 또는 방출하는 머티리얼층; 및상기 게이트 단자와 상기 머티리얼층 사이의 전하 이동을 억제하는 절연층을 포함하는, 시냅스 소자
|
| 2 |
2
제1항에 있어서,상기 머티리얼층의 물질은 상기 반도체층의 물질보다 전자 친화도(electron affinity)가 더 큰 물질로 구성되는, 시냅스 소자
|
| 3 |
3
제2항에 있어서,상기 머티리얼층은 반도체 물질 또는 금속 물질로 구성되는, 시냅스 소자
|
| 4 |
4
제2항에 있어서,상기 절연층의 물질은 상기 머티리얼층의 물질보다 전자 친화도가 더 작은 물질로 구성되는, 시냅스 소자
|
| 5 |
5
제4항에 있어서, 상기 절연층은 밴드갭이 1eV 이상의 물질로 구성되는 시냅스 소자
|
| 6 |
6
제1항에 있어서,상기 머티리얼층은 상기 게이트 단자에 인가되는 전압에 기초하여 상기 반도체층의 전하를 포획하거나, 상기 반도체층으로 전하를 방출하는, 시냅스 소자
|
| 7 |
7
제6항에 있어서,상기 반도체층에 형성되는 상기 채널의 크기는 상기 머티리얼층에 포획되는 전하의 양에 기초하여 결정되는, 시냅스 소자
|
| 8 |
8
제7항에 있어서,상기 머티리얼층에 포획되는 전하의 양에 비례하여 상기 반도체층에 형성되는 공핍영역의 크기가 결정되고,상기 머티리얼층에 포획되는 전하의 양에 반비례하여 상기 드레인 단자와 상기 소스 단자 사이에 흐를 수 있는 전류의 크기가 결정되는, 시냅스 소자
|
| 9 |
9
인공신경망의 적어도 일부를 하드웨어로 구성하는 뉴로모픽(NEUROMORPHIC) 회로에 있어서,복수의 제1층 노드와 복수의 제2층 노드 사이에서 행렬 형태로 배치되는 복수의 시냅스 소자를 포함하고,상기 복수의 제1층 노드 중 하나인 제1 노드의 출력 전압은 동일 행에 위치하는 시냅스 소자들로 인가되고,동일 열에 위치하는 시냅스 소자들의 출력은 하나의 도선에 연결되어 상기 복수의 제2층 노드 중 하나인 제2 노드의 입력으로 연결되고,상기 시냅스 소자는, 게이트 단자;상기 게이트 단자의 양쪽으로 구비되는 소스 단자 및 드레인 단자;상기 소스 단자와 상기 드레인 단자 간의 전류 흐름을 위한 채널이 형성되는 반도체층;상기 게이트 단자 아래에서 상기 반도체층과 접촉하도록 구비되면서, 전하를 포획 또는 방출하는 머티리얼층; 및상기 게이트 단자와 상기 머티리얼층 사이의 전하 이동을 억제하는 절연층을 포함하는, 뉴로모픽 회로
|
| 10 |
10
제9항에 있어서, 상기 제1 노드의 출력 전압은 동일 행에 위치하는 시냅스 소자들의 소스 단자와 드레인 단자 사이에 인가되는, 뉴로모픽 회로
|
| 11 |
11
제9항에 있어서,상기 시냅스 소자는,상기 머티리얼층에 포획되는 전하의 양을 가중치에 대응하는 값으로써 저장하는, 뉴로모픽 회로
|
| 12 |
12
제 11 항에 있어서,상기 시냅스 소자는,상기 게이트 단자에 인가되는 전압에 기초하여 상기 머티리얼층에 포획되는 전하의 양을 결정하는, 뉴로모픽 회로
|
| 13 |
13
제12항에 있어서,상기 시냅스 소자의 상기 반도체층에 형성되는 상기 채널의 크기는 상기 머티리얼층에 포획되는 전하의 양에 기초하여 결정되는, 뉴로모픽 회로
|
| 14 |
14
제13항에 있어서,상기 시냅스 소자는,상기 머티리얼층에 포획되는 전하의 양에 비례하여 상기 반도체층에 형성되는 공핍영역의 크기가 결정되고,상기 머티리얼층에 포획되는 전하의 양에 반비례하여 상기 드레인 단자와 상기 소스 단자 사이에 흐를 수 있는 전류의 크기가 결정되는, 뉴로모픽 회로
|
