| 1 |
1
기판 상에 형성되는 소스, 채널 영역과 드레인;상기 채널 영역 상부에 형성되는 게이트 절연막;상기 게이트 절연막 상부에 형성되는 플로팅 게이트;상기 플로팅 게이트 상부에 형성되는 전이층; 및상기 전이층 상부에 형성되는 컨트롤 게이트를 포함하는 스팁-슬롭 전계 효과 트랜지스터
|
| 2 |
2
제1항에 있어서,상기 스팁-슬롭 전계 효과 트랜지스터는상기 컨트롤 게이트에 기준 전위 이상을 인가하여 상기 플로팅 게이트에 저장된 적어도 하나의 전하를 방출 또는 반입시키는 것을 특징으로 하는 스팁-슬롭 전계 효과 트랜지스터
|
| 3 |
3
제1항에 있어서,상기 채널 영역은평면형(planar) 구조, 핀(fin) 구조, 나노시트(nanosheet) 구조, 나노와이어(nanowire) 구조와 다중 나노와이어(multi-nanowire) 구조를 포함하는 돌출형 구조와 매립형 구조 중 어느 하나의 구조로 형성되는 것을 특징으로 하는, 스팁-슬롭 전계 효과 트랜지스터
|
| 4 |
4
제3항에 있어서,상기 돌출형 구조의 채널 영역은핀펫(finFET), 트라이 게이트(tri-gate) MOSFET, 파이 게이트(Π-gate) MOSFET, 오메가 게이트(Ω-gate) MOSFET, 게이트 올어라운드(gate-all-around) MOSFET, 벌크 핀펫(bulk finFET), 벌크 게이트 올어라운드(bulk gate-all-around) MOSFET에서 사용하는 핀(fin) 구조, 나노시트(nanosheet) 구조, 나노와이어(nanowire) 구조 및 다중 나노와이어(multi-nanowire) 구조 중 어느 하나의 구조로 형성되는 것을 특징으로 하는, 스팁-슬롭 전계 효과 트랜지스터
|
| 5 |
5
제 3 항에 있어서,상기 매립형 구조의 채널 영역은버리드 게이트(buried gate) MOSFET, 리세스드 게이트(recessed gate) MOSFET, 스페어 쉐입드 리세스드 게이트(sphere-shaped recessed gate) MOSFET, 새들 핀펫 (saddle finFET), 그루브 게이트(groove gate) MOSFET, 브이-그루브 게이트(V-groove gate) MOSFET에서 사용하는 매립형 채널 구조 중 어느 하나의 구조로 형성되는 것을 특징으로 하는, 스팁-슬롭 전계 효과 트랜지스터
|
| 6 |
6
제1항에 있어서,상기 채널 영역, 상기 소스와 상기 드레인은실리콘(silicon), 게르마늄(germanium), 실리콘 게르마늄(silicon-germanium), 인장 실리콘(strained silicon), 인장 게르마늄(strained germanium), 인장 실리콘 게르마늄(strained silicon-germanium) 및 절연층 매몰 실리콘(silicon on insulator; SOI), 3-5족 반도체 물질들 중 적어도 하나를 포함하는 것을 특징으로 하는, 스팁-슬롭 전계 효과 트랜지스터
|
| 7 |
7
제1항에 있어서,상기 소스 및 상기 드레인은수평형 트랜지스터의 경우에 상기 채널 영역의 좌우에 형성되고, 수직형 트랜지스터의 경우에는 상기 채널 영역의 상하에 형성되며, n형 실리콘, p형 실리콘 및 금속실리사이드 중 어느 하나로 형성되는 것을 특징으로 하는, 스팁-슬롭 전계 효과 트랜지스터
|
| 8 |
8
제7항에 있어서,상기 n형 실리콘 또는 상기 p형 실리콘으로 형성된 상기 소스 및 상기 드레인은확산(diffusion), 고상 확산(solid-phase diffusion), 에피택셜 성장(epitaxial growth), 선택적 에피택셜 성장(epitaxial growth), 이온 주입(ion implantation) 및 후속 열처리 중 적어도 하나 이상에 의해 형성되는 것을 특징으로 하는, 스팁-슬롭 전계 효과 트랜지스터
|
| 9 |
9
제7항에 있어서,상기 금속실리사이드로 형성된 상기 소스 및 상기 드레인은텅스텐(W), 티타늄(Ti), 코발트(Co), 니켈(Ni), 어븀(Er), 이터븀(Yb), 사마륨(Sm), 이트륨(Y), 가돌륨(Gd), 터뷸(Tb), 세륨(Ce), 백금(Pt) 및 이리듐(Ir) 중 어느 하나로 형성된 상기 금속실리사이드를 포함하며, 도펀트 편석(dopant segregation)을 이용하여 접합을 개선하는 것을 특징으로 하는, 스팁-슬롭 전계 효과 트랜지스터
|
| 10 |
10
제1항에 있어서,상기 게이트 절연막은실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산화질화물(SiON), 하프늄 옥사이드(HfO2), 알루미늄 옥사이드(Al2O3), 지르코늄 옥사이드(ZrO2), 하프늄 지르코늄 옥사이드(HZO), 하프늄 옥시나이트라이드(HfON) 중 적어도 하나를 포함하는 것을 특징으로 하는, 스팁-슬롭 전계 효과 트랜지스터
|
| 11 |
11
제1항에 있어서,상기 플로팅 게이트는금속, 2종 또는 3종 금속 합금, n+ 다결정 실리콘, p+ 다결정 실리콘, 실리사이드 중 적어도 하나 이상의 물질을 포함하는 것을 특징으로 하는, 스팁-슬롭 전계 효과 트랜지스터
|
| 12 |
12
제1항에 있어서,상기 플로팅 게이트는채널 구조에 따라 평면형 게이트(planar-gate), 다중 게이트(multiple-gate)와 전면 게이트(gate-all-around) 구조를 포함하는 돌출형 게이트 구조와 매립형 게이트 구조 중 적어도 하나의 구조로 형성되는 것을 특징으로 하는, 스팁-슬롭 전계 효과 트랜지스터
|
| 13 |
13
제 12 항에 있어서,상기 돌출형 게이트 구조의 플로팅 게이트는핀펫(finFET), 트라이 게이트(tri-gate) MOSFET, 파이 게이트(Π-gate) MOSFET, 오메가 게이트(Ω-gate) MOSFET, 게이트 올어라운드(gate-all-around) MOSFET, 벌크 핀펫(bulk finFET), 벌크 게이트 올어라운드(bulk gate-all-around) MOSFET에서 사용하는 돌출형 게이트 구조 중 어느 하나의 구조로 형성되는 것을 특징으로 하는, 스팁-슬롭 전계 효과 트랜지스터
|
| 14 |
14
제 12 항에 있어서,상기 매립형 게이트 구조의 플로팅 게이트는버리드 게이트(buried gate) MOSFET, 리세스드 게이트(recessed gate) MOSFET, 스페어 쉐입드 리세스드 게이트(sphere-shaped recessed gate) MOSFET, 새들 핀펫 (saddle finFET), 그루브 게이트(groove gate) MOSFET, 브이-그루브 게이트(V-groove gate) MOSFET에서 사용하는 매립형 게이트 구조 중 어느 하나의 구조로 형성되는 것을 특징으로 하는, 스팁-슬롭 전계 효과 트랜지스터
|
| 15 |
15
제1항에 있어서,상기 전이층은실리콘(Si), 게르마늄(Ge), Ⅲ-V족 화합물, 및 2-D 물질(carbon nanotube, MoS2, 및 그래핀 중 적어도 하나), 질화규소(Si3N4), 질화막(nitride), 실리콘 옥시나이트라이드(SiON), 실리콘 산화물(SiO2), 고체 산화막(oxide), 알루미늄 옥사이드(Al2O3), IGZO, 및 하프늄 옥사이드(HfO2), 전이 물질, 반도체 물질(SrTiO3, SrZrO3, NiO, TiO2, HfOx, AlOx, NiOx, TiOx, TaOx, TaN, CuxO, CuOx, TiN, TaN, WOx, SiNx, VO2, IrO2, ZrOx, ZnO, NbOx, IGZO, HZO, HfON), 고체 전해질 물질(상기 고체 전해질 물질은 황화물계 소재, 산화물계 소재와 이온 전도성 폴리머를 포함함) 중 적어도 하나를 포함하여 형성되는 것을 특징으로 하는, 스팁-슬롭 전계 효과 트랜지스터
|
| 16 |
16
제1항에 있어서,상기 스팁-슬롭 전계 효과 트랜지스터는기준 전압 이상의 전위를 상기 컨트롤 게이트에 인가하여, 상기 컨트롤 게이트와 상기 플로팅 게이트 사이의 전위차를 만들고, 상기 플로팅 게이트에 저장된 적어도 하나의 전하를 방출 또는 반입시키는 것을 특징으로 하는, 스팁-슬롭 전계 효과 트랜지스터
|
| 17 |
17
제1항에 있어서,상기 스팁-슬롭 전계 효과 트랜지스터는상기 컨트롤 게이트에 기준 전압 이상의 전위가 인가되는 경우에, 상기 플로팅 게이트에 저장된 적어도 하나의 전하가 상기 전이층에 의한 에너지 장벽을 통과하여 상기 컨트롤 게이트로 방출 또는 반입 되는 상황에서, 상기 컨트롤 게이트가 특정 전압 영역에 도달하면, 상기 컨트롤 게이트의 전압 변화 대비 상기 플로팅 게이트의 전압 변화가 더 커지는 것을 특징으로 하는, 스팁-슬롭 전계 효과 트랜지스터
|
| 18 |
18
제1항에 있어서,상기 스팁-슬롭 전계 효과 트랜지스터는상기 컨트롤 게이트를 게이트로 두고 소자를 동작 시킬 때, 상기 플로팅 게이트를 게이트로 두고 소자를 동작 시키는 것에 비해, 문턱 전압 이하 기울기 값이 더 낮아지는 것을 특징으로 하는, 스팁-슬롭 전계 효과 트랜지스터
|
| 19 |
19
기판 상에 소스, 채널 영역과 드레인을 형성하는 단계;상기 채널 영역 상부에 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상부에 플로팅 게이트를 형성하는 단계;상기 플로팅 게이트 상부에 전이층을 형성하는 단계; 및상기 전이층 상부에 컨트롤 게이트를 형성하는 단계를 포함하는 스팁-슬롭 전계 효과 트랜지스터 제조 방법
|
| 20 |
20
제19항에 있어서,상기 컨트롤 게이트를 형성하는 단계는상기 전이층 상부에 층간 절연막을 형성하는 단계;상기 층간 절연막을 식각하여 상기 전이층 상부 일부를 노출시키는 단계; 및상기 노출된 전이층 상부에 상기 컨트롤 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 스팁-슬롭 전계 효과 트랜지스터 제조 방법
|
| 21 |
21
기판 상에 형성되는 소스, 채널 영역과 드레인, 상기 채널 영역 상부에 형성되는 게이트 절연막, 상기 게이트 절연막 상부에 형성되는 플로팅 게이트, 상기 플로팅 게이트 상부에 형성되는 전이층 및 상기 전이층 상부에 형성되는 컨트롤 게이트를 포함하는 스팁-슬롭 전계 효과 트랜지스터 동작 방법에 있어서,상기 컨트롤 게이트와 상기 플로팅 게이트 간에 기준 전압 이상의 전위차가 생기도록, 상기 컨트롤 게이트에 일정 전압을 인가하는 단계; 및상기 컨트롤 게이트와 상기 플로팅 게이트 간에 생성된 기준 전압 이상의 전위차를 통해 상기 플로팅 게이트에 저장된 적어도 하나의 전하를 방출 또는 반입시키는 단계를 포함하는 스팁-슬롭 전계 효과 트랜지스터 동작 방법
|
