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MAC 연산 동작을 수행하는 반도체 장치

  • 기술번호 : KST2021003086
  • 담당센터 : 대전기술혁신센터
  • 전화번호 : 042-610-2279
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요약, Int. CL, CPC, 출원번호/일자, 출원인, 등록번호/일자, 공개번호/일자, 공고번호/일자, 국제출원번호/일자, 국제공개번호/일자, 우선권정보, 법적상태, 심사진행상태, 심판사항, 구분, 원출원번호/일자, 관련 출원번호, 기술이전 희망, 심사청구여부/일자, 심사청구항수의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 서지정보 표입니다.
요약 본 기술에 의한 반도체 장치는 쓰기 동작에 의해 다수의 제 1 아날로그 신호를 저장하는 다수의 단위 셀을 포함하고 읽기 동작에 의해 다수의 제 1 아날로그 신호에 대응하는 다수의 출력 신호를 제공하는 셀 어레이, 각각 다수의 출력 신호 중 어느 하나를 제공받으며 연산 동작 시 다수의 제 2 아날로그 신호에 의해 설정되는 다수의 단위 연산 회로를 포함하는 연산 회로; 및 쓰기 동작, 읽기 동작, 연산 동작 시 셀 어레이와 연산 회로를 제어하는 제어 회로를 포함한다.
Int. CL G06N 3/063 (2006.01.01) G06G 7/16 (2006.01.01)
CPC G06N 3/063(2013.01) G06G 7/16(2013.01)
출원번호/일자 1020190115719 (2019.09.20)
출원인 에스케이하이닉스 주식회사, 한국과학기술원
등록번호/일자
공개번호/일자 10-2021-0034172 (2021.03.30) 문서열기
공고번호/일자
국제출원번호/일자
국제공개번호/일자
우선권정보
법적상태 공개
심사진행상태 수리
심판사항
구분
원출원번호/일자
관련 출원번호
심사청구여부/일자 N
심사청구항수 14

출원인

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번호 이름 국적 주소
1 에스케이하이닉스 주식회사 대한민국 경기도 이천시
2 한국과학기술원 대한민국 대전광역시 유성구

발명자

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번호 이름 국적 주소
1 서진오 경기도 의왕시 갈미*로 *
2 이혁진 경기도 수원시 팔달구
3 조성환 대전광역시 유성구

대리인

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번호 이름 국적 주소
1 김선종 대한민국 서울특별시 서초구 강남대로 *** (서초동, 서초현대타워아파트) ****(김선종 특허법률사무소)

최종권리자

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번호 이름 국적 주소
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번호, 서류명, 접수/발송일자, 처리상태, 접수/발송일자의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 행정처리 표입니다.
번호 서류명 접수/발송일자 처리상태 접수/발송번호
1 [특허출원]특허출원서
[Patent Application] Patent Application		 2019.09.20 수리 (Accepted) 1-1-2019-0961405-76
2 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.05.15 수리 (Accepted) 4-1-2020-5108396-12
3 출원인정보변경(경정)신고서
Notification of change of applicant's information		 2020.06.12 수리 (Accepted) 4-1-2020-5131486-63
번호, 청구항의 정보를 제공하는 이전대상기술 뷰 페이지 상세정보 > 청구항 표입니다.
번호 청구항
1 1
쓰기 동작에 의해 다수의 제 1 아날로그 신호를 저장하는 다수의 단위 셀을 포함하고 읽기 동작에 의해 상기 다수의 제 1 아날로그 신호에 대응하는 다수의 출력 신호를 제공하는 셀 어레이;각각 상기 다수의 출력 신호 중 어느 하나를 제공받으며 연산 동작 시 다수의 제 2 아날로그 신호에 의해 설정되는 다수의 단위 연산 회로를 포함하는 연산 회로; 및상기 쓰기 동작, 상기 읽기 동작, 상기 연산 동작 시 상기 셀 어레이와 상기 연산 회로를 제어하는 제어 회로를 포함하는 반도체 장치
2 2
청구항 1에 있어서, 상기 다수의 단위 셀 각각은일단이 접지된 셀 커패시터;상기 셀 커패시터의 타단과 연결되어 상기 쓰기 동작 시 상기 셀 커패시터에 상기 다수의 제 1 아날로그 신호 중 어느 하나에 대응하는 셀 전압을 충전하는 쓰기 회로; 및상기 셀 커패시터의 타단과 연결되어 읽기 동작 시 상기 셀 전압에 대응하는 출력 전압을 제공하는 읽기 회로를 포함하는 반도체 장치
3 3
청구항 2에 있어서, 상기 쓰기 회로는 행 쓰기 신호에 따라 게이트가 제어되어 입력 전류를 상기 셀 커패시터의 타단에 제공하는 쓰기 트랜지스터를 포함하는 반도체 장치
4 4
청구항 2에 있어서, 상기 읽기 회로는 상기 셀 전압이 게이트에 인가되고 드레인을 통해 제공되는 바이어스 전류를 제공받는 제 1 읽기 트랜지스터와 행 읽기 신호에 따라 게이트가 제어되고 드레인이 상기 제 1 읽기 트랜지스터의 소스와 연결되어 소스를 통해 상기 출력 전압을 제공하는 상기 제 2 읽기 트랜지스터를 포함하는 반도체 장치
5 5
청구항 2에 있어서, 상기 다수의 단위 셀 각각은 상기 셀 커패시터를 방전시키는 셀 리셋 스위치를 더 포함하는 반도체 장치
6 6
청구항 3에 있어서, 상기 셀 어레이는 비트라인 쓰기 신호에 따라 상기 입력 전류를 조절하는 비트라인 쓰기 스위치를 더 포함하는 반도체 장치
7 7
청구항 4에 있어서, 상기 셀 어레이는 글로벌 읽기 신호에 따라 상기 바이어스 전류를 조절하는 비트라인 읽기 스위치를 더 포함하는 반도체 장치
8 8
청구항 1에 있어서,상기 다수의 단위 연산 회로는 곱셈 동작 시 각각 상기 제 1 아날로그 신호 중 어느 하나와 상기 다수의 제 2 아날로그 신호 중 어느 하나의 곱에 대응하는 신호를 저장한 후 덧셈 동작 시 상기 다수의 단위 연산 회로에 저장된 신호들의 합에 대응하는 연산 신호를 출력하는 반도체 장치
9 9
청구항 8에 있어서, 상기 다수의 단위 연산 회로는 각각일단은 접지되고 타단은 상기 다수의 출력 신호 중 어느 하나의 신호를 제공 받고, 상기 일단과 타단 사이에서 병렬 연결된 다수의 스위치-커패시터 쌍을 포함하며,상기 곱셈 동작 시 상기 다수의 스위치-커패시터 쌍은 상기 다수의 제 2 아날로그 신호 중 어느 하나에 대응하는 용량을 설정하는 반도체 장치
10 10
청구항 9에 있어서, 상기 덧셈 동작 시 상기 다수의 스위치-커패시터 쌍은 미리 정해진 동일한 용량을 가지도록 설정되고, 상기 덧셈 동작 시 상기 다수의 단위 연산 회로는 병렬 연결되는 반도체 장치
11 11
청구항 9에 있어서, 상기 연산 회로는 상기 다수의 단위 연산 회로에 포함되는 다수의 스위치-커패시터 쌍을 방전시키는 방전 스위치를 더 포함하는 반도체 장치
12 12
청구항 8에 있어서, 상기 제어 회로는 상기 연산 회로에서 덧셈 동작을 진행하는 동안 상기 셀 어레이에서 읽기 동작을 수행하도록 제어하고, 상기 연산 회로에서 곱셈 동작을 진행하는 동안 상기 읽기 동작을 중단하는 반도체 장치
13 13
청구항 8에 있어서, 상기 연산 신호를 증폭하는 증폭기를 더 포함하는 반도체 장치
14 14
청구항 1에 있어서, 상기 연산 신호를 디지털 신호로 변환하는 아날로그 디지털 변환기를 더 포함하는 반도체 장치
지정국 정보가 없습니다
패밀리정보가 없습니다
국가 R&D 정보가 없습니다.