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제1 임베딩의 제1 세그먼트 및 제2 임베딩의 제2 세그먼트를 기반으로 텐서 연산을 통해 제1 축소 임베딩 세그먼트를 생성하도록 구성된 제1 메모리 모듈;상기 제1 임베딩의 제3 세그먼트 및 상기 제2 임베딩의 제4 세그먼트를 기반으로 상기 텐서 연산을 통해 제2 축소 임베딩 세그먼트를 생성하도록 구성된 제2 메모리 모듈; 및뉴럴 네트워크 알고리즘을 기반으로 상기 제1 축소 임베딩 세그먼트 및 상기 제2 축소 임베딩 세그먼트를 포함하는 축소 임베딩을 처리하도록 구성된 프로세서를 포함하는 뉴럴 네트워크 가속기 시스템
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제 1 항에 있어서,상기 제1 임베딩은 특정 카테고리의 제1 객체에 대응하고, 상기 제2 임베딩은 상기 특정 카테고리의 제2 객체에 대응하는 뉴럴 네트워크 가속기 시스템
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3
제 1 항에 있어서,상기 제1 메모리 모듈은,상기 제1 세그먼트 및 상기 제2 세그먼트를 저장하는 적어도 하나의 메모리 장치; 및상기 제1 세그먼트 및 상기 제2 세그먼트를 기반으로 상기 텐서 연산을 수행하도록 구성된 텐서 연산기를 포함하는 뉴럴 네트워크 가속기 시스템
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제 3 항에 있어서,상기 적어도 하나의 메모리 장치는 동적 랜덤 액세스 메모리로 구현되는 뉴럴 네트워크 가속기 시스템
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5
제 1 항에 있어서,상기 제1 세그먼트의 크기 및 상기 제3 세그먼트의 크기는 동일한 뉴럴 네트워크 가속기 시스템
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6
제 1 항에 있어서,상기 축소 임베딩의 데이터 크기는 상기 제1 임베딩 및 상기 제2 임베딩 전체의 데이터 크기보다 작은 뉴럴 네트워크 가속기 시스템
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7
제 1 항에 있어서,상기 텐서 연산은 덧셈 연산, 뺄셈 연산, 곱셈 연산, 및 평균 연산 중 적어도 하나를 포함하는 뉴럴 네트워크 가속기 시스템
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8
제 1 항에 있어서,미리 정해진 대역폭을 기반으로 상기 제1 메모리 모듈로부터의 상기 제1 축소 임베딩 세그먼트 및 상기 제2 메모리 모듈로부터의 상기 제2 축소 임베딩 세그먼트를 상기 프로세서로 전달하도록 구성된 버스를 더 포함하는 뉴럴 네트워크 가속기 시스템
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제 1 항에 있어서,상기 제1 메모리 모듈은 상기 제1 세그먼트 및 상기 제2 세그먼트를 연속적인 주소들에 대응하는 메모리 공간에 모으도록 더 구성되고,상기 제1 축소 임베딩 세그먼트는 상기 모인 제1 및 제2 세그먼트들을 기반으로 생성되는 뉴럴 네트워크 가속기 시스템
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제1 임베딩의 제1 세그먼트 및 제2 임베딩의 제2 세그먼트를 기반으로 텐서 연산을 통해 제1 축소 임베딩 세그먼트를 생성하도록 구성된 제1 메모리 모듈;상기 제1 임베딩의 제3 세그먼트 및 상기 제2 임베딩의 제4 세그먼트를 기반으로 상기 텐서 연산을 통해 제2 축소 임베딩 세그먼트를 생성하도록 구성된 제2 메모리 모듈;제1 버스를 통해 상기 제1 축소 임베딩 세그먼트 및 상기 제2 축소 임베딩 세그먼트를 수신하도록 구성된 메인 프로세서; 및뉴럴 네트워크 알고리즘을 기반으로 제2 버스를 통해 전달된 상기 제1 축소 임베딩 세그먼트 및 상기 제2 축소 임베딩 세그먼트를 포함하는 축소 임베딩을 처리하도록 구성된 전용 프로세서를 포함하는 뉴럴 네트워크 가속기 시스템
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11
제 10 항에 있어서,상기 제1 임베딩은 특정 카테고리의 제1 객체에 대응하고, 상기 제2 임베딩은 상기 특정 카테고리의 제2 객체에 대응하는 뉴럴 네트워크 가속기 시스템
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제 10 항에 있어서,상기 제1 메모리 모듈은,상기 제1 세그먼트 및 상기 제2 세그먼트를 저장하는 적어도 하나의 메모리 장치; 및상기 제1 세그먼트 및 상기 제2 세그먼트를 기반으로 상기 텐서 연산을 수행하도록 구성된 텐서 연산기를 포함하는 뉴럴 네트워크 가속기 시스템
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13
제 10 항에 있어서,상기 제1 버스는 제1 대역폭을 기반으로 상기 제1 및 제2 메모리 모듈로부터 상기 메인 프로세서로 상기 제1 및 제2 축소 임베딩 세그먼트들을 전달하도록 구성되고,상기 제2 버스는 제2 대역폭을 기반으로 상기 메인 프로세서로부터 상기 전용 프로세서로 상기 제1 및 제2 축소 임베딩 세그먼트들을 전달하도록 구성된 뉴럴 네트워크 가속기 시스템
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제 10 항에 있어서,상기 메인 프로세서는 상기 제1 임베딩을 분할하여 생성된 상기 제1 세그먼트 및 상기 제2 임베딩을 분할하여 생성된 상기 제2 세그먼트를 상기 제1 메모리 모듈에 저장하고, 상기 제1 임베딩을 분할하여 생성된 상기 제3 세그먼트 및 상기 제2 임베딩을 분할하여 생성된 상기 제4 세그먼트를 상기 제2 메모리 모듈에 저장하도록 더 구성된 뉴럴 네트워크 가속기 시스템
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제 14 항에 있어서,상기 메인 프로세서는 상기 제1 세그먼트의 데이터 크기 및 상기 제3 세그먼트의 데이터 크기가 동일하도록 상기 제1 임베딩을 분할하고, 상기 제2 세그먼트의 데이터 크기 및 상기 제4 세그먼트의 데이터 크기가 동일하도록 상기 제2 임베딩을 분할하도록 더 구성된 뉴럴 네트워크 가속기 시스템
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제 10 항에 있어서,상기 전용 프로세서는 그래픽 처리 장치 및 뉴럴 네트워크 처리 장치 중 적어도 하나를 포함하는 뉴럴 네트워크 가속기 시스템
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제 10 항에 있어서,상기 제1 메모리 모듈은 상기 제1 세그먼트 및 상기 제2 세그먼트를 연속적인 주소들에 대응하는 메모리 공간에 모으도록 더 구성되고,상기 제1 축소 임베딩 세그먼트는 상기 모인 제1 및 제2 세그먼트들을 기반으로 생성되는 뉴럴 네트워크 가속기 시스템
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제1 메모리 모듈, 제2 메모리 모듈, 및 프로세서를 포함하는 뉴럴 네트워크 가속기 시스템의 동작 방법에 있어서,상기 프로세서가 제1 임베딩을 분할하여 생성된 제1 세그먼트 및 제2 임베딩을 분할하여 생성된 제2 세그먼트를 상기 제1 메모리 모듈에 저장하고, 상기 제1 임베딩을 분할하여 생성된 제3 세그먼트 및 상기 제2 임베딩을 분할하여 생성된 제4 세그먼트를 상기 제2 메모리 모듈에 저장하는 단계;상기 제1 메모리 모듈이 상기 제1 세그먼트 및 상기 제2 세그먼트를 기반으로 텐서 연산을 통해 제1 축소 임베딩 세그먼트를 생성하고, 상기 제2 메모리 모듈이 상기 제3 세그먼트 및 상기 제4 세그먼트를 기반으로 상기 텐서 연산을 통해 제2 축소 임베딩 세그먼트를 생성하는 단계; 및상기 프로세서가 뉴럴 네트워크 알고리즘을 기반으로 상기 제1 축소 임베딩 세그먼트 및 상기 제2 축소 임베딩 세그먼트를 포함하는 축소 임베딩을 처리하는 단계를 포함하는 동작 방법
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제 18 항에 있어서,상기 제1 임베딩은 특정 카테고리의 제1 객체에 대응하고, 상기 제2 임베딩은 상기 특정 카테고리의 제2 객체에 대응하는 동작 방법
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제 18 항에 있어서,상기 제1 메모리 모듈이 상기 제1 축소 임베딩 세그먼트를 생성하는 단계는,상기 제1 메모리 모듈이 상기 제1 세그먼트 및 상기 제2 세그먼트를 연속적인 주소들에 대응하는 메모리 공간에 모으는 단계; 및상기 모인 제1 및 제2 세그먼트들을 기반으로 상기 제1 축소 임베딩 세그먼트를 생성하는 단계를 포함하는 동작 방법
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